KR20040070218A - 2트랜지스터 플래시 메모리 셀과 그 어레이 판독 방법 및메모리 디바이스 - Google Patents

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KR20040070218A
KR20040070218A KR10-2004-7009078A KR20047009078A KR20040070218A KR 20040070218 A KR20040070218 A KR 20040070218A KR 20047009078 A KR20047009078 A KR 20047009078A KR 20040070218 A KR20040070218 A KR 20040070218A
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voltage
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memory cell
transistor
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KR10-2004-7009078A
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디테비그안토니엠에이치
비데르쇼벤프란시스쿠스피
쿠펜스로거
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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    • G11C—STATIC STORES
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    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Abstract

본 발명은 전자 메모리에 관한 것이고, 더 상세하게는 소형 2트랜지스터 플래시 메모리 셀의 컨텐츠를 판독하는 개선된 방법 및 장치에 관한 것이다. 2트랜지스터 플래시 메모리 셀(1)을 판독하는 방법이 제공된다. 메모리 셀(1)은 저장 게이트(6)를 구비한 저장 트랜지스터(2) 및 선택 게이트(7)를 구비한 선택 트랜지스터(3)를 포함한다. 이 방법은 선택 게이트(6)가 제 1 전압으로부터 제 2 전압으로 스위칭되는 동안 저장 게이트(7)를 플로우팅 상태로 두는 단계를 포함하며, 상기 제 1 전압은 제 2 전압보다 낮다. 본 발명에 따른 디바이스는 선택 게이트(6)가 제 1 전압으로부터 제 2 전압으로 스위칭되는 동안 저장 게이트(7)를 플로우팅 상태로 두는 스위칭 회로를 포함하며, 상기 제 1 전압은 제 2 전압보다 낮다.

Description

2트랜지스터 플래시 메모리 셀과 그 어레이 판독 방법 및 메모리 디바이스{A DEVICE AND METHOD TO READ A 2-TRANSISTOR FLASH MEMORY CELL}
다양한 기능을 수행하는, 다양한 형태의 전자 메모리가 존재한다. 플래시 메모리는 디지털 카메라, 홈 비디오 게임 콘솔과 같은 디바이스에서 쉽고 빠르게 정보를 저장하고, 스마트 카드, 마이크로 컨트롤러 및 무선 전화와 같은 디바이스에서 데이터 및 프로그램 코드를 저장하기 위해 사용된다.
플래시 메모리는 예컨대, 칩의 형태인 전기적 소거 및 프로그램 가능 읽기 전용 기억 장치(EEPROM 또는 E2PROM)의 타입이다. 이는 열과 행으로 된 격자를 갖고 있으며, 이 열과 행의 교차점에는 박막 산화층에 의해 서로 분리된 2개의 게이트를 가진 셀이 존재한다. 게이트 중 하나는 플로우팅 게이트라 하고, 다른 하나는 컨트롤 게이트라 한다. 플래시 메모리는 비휘발성 메모리로, 유저는 정보를 전기적으로 프로그래밍하거나 소거하는 것이 가능하다.
2 트랜지스터(2T) 플래시 메모리 셀의 개략도가 도 1에 도시되어 있다. 2T 플래시 메모리 셀(1)은 제 1 및 제 2 단자와 저장 게이트(6)를 구비한, 데이터를 저장하는 저장 트랜지스터(2) 및 제 1 및 제 2 단자와 선택 게이트(7)를 구비한 메모리 셀을 구비한, 메모리 셀의 어레이에서 메모리 셀(1)을 선택하는 선택 트랜지스터(3)를 포함한다. 저장 트랜지스터(2)는 플로우팅 게이트(4) 및 제어 게이트(5)를 포함하고, 제어 게이트(5)는 저장 트랜지스터(2)의 저장 게이트(6)에 접속된다. 도 1에 도시된 바와 같이 통상적으로 원하지 않는 캐패시터(8)가 저장 게이트(6)와 선택 게이트(7) 사이에 존재한다. 프로세스 지오메트리(process geometry:최근 0.12㎛까지 내려감)가 감소되고, 2T 셀이 더 소형화 됨에 따라서, 이러한 캐패시터(8)는 더 커져서, 종래의 판독 방법을 사용해서 메모리 셀(1)이 판독되는 경우 설계 성능에 악영향을 미친다.
이러한 메모리 셀(1)의 개략 단면도가 도 2에 도시되어 있으며, 전형적으로 제 1 도전형인 소스(9)와 제 1 도전형인 드레인(10) 및 제 2 도전형이며, 상면(13)을 가진 기판(12) 내의 채널을 포함한다. 2개의 트랜지스터, 저장 트랜지스터(2) 및 선택 트랜지스터(3)는 채널(11) 위에 놓인다. 제 1 및 제 2 도전형은 각각 n형 및 p형이 될 수 있고, 반대로도 될 수 있다.
저장 트랜지스터(2)는 적층된 게이트 구조(14)를 포함한다. 적층된 게이트 구조(14)는 기판의 상면(13)의 일부 위에 형성된 박형 게이트 유전층(15:일반적으로 터널 산화층이라고 불림)을 포함한다. 터널 산화층(15)은 실리콘 기판(12)의 상면(13)의 일부를 피복하면서 채널(11) 바로 위에서 다른 층들의 어레이를 지지하는 역할을 한다. 적층된 게이트 구조체(14)는 도핑된 다결정 실리콘(폴리실리콘 또는 폴리 I) 층과 같은 최하층 또는 제 1 층(16)을 포함하며, 이는 터널 산화층(15) 상에 놓인 플로우팅 게이트(4)의 역할을 한다. 폴리 I 층(16)의 상부에는 인터폴리 유전층(17)이 존재한다. 인터폴리 유전층은 (17)로, 2개의 산화물층 사이에 질화물층이 놓인 산화물-질화물-산화물(ONO) 층과 같은 멀티층 절연체가 될 수도 있고, 혹은 다른 방안으로 탄탈 5산화물과 같은 다른 유전층이 될 수도 있다. 마지막으로, 적층된 게이트 구조체(14)는 상부 혹은 제 2 폴리실리콘층(18:폴리 II)을 포함하며, 이는 인터폴리 유전층(17) 위에 놓인 폴리실리콘 제어 게이트(5)의 역할을 한다. 선택 트랜지스터(3)는 채널 영역(11) 상에서 기판(12)의 상부 표면(13)의 일부 위에 형성된 선택 게이트 산화물(19)을 포함한다. 이 선택 게이트 산화물(19)의 상부에는 폴리실리콘 층(20:폴리 Ⅲ)이 도포되며, 이는 선택 게이트(7)의 역할을 한다.
종래의 동작에 따라서, 2T 플래시 메모리 셀(1)은 FN(Fowler-Nordheim) 터널링을 통해서 프로그래밍되거나 소거된다. 그러나, 고온 전자 프로그래밍(소스측 주입)에 의해서 이 셀을 프로그래밍하고, FN 터널링을 통해서 이를 소거할 수 있다. 예컨대, 다음 조건이 적용될 수 있다(이는 단지 예시일 뿐, 다른 조합도 가능하다).
FN에 의한 프로그램:
16V에서 V_storage gate, 나머지는 0V
FN에 의한 소거:
-16V에서 V_storage gate, 나머지는 0V
소스측 주입에 의한 프로그램:
V_storage gate 7V
V_select gate 1V
V_drain 4V
V_source 0V
메모리 셀(1:예컨대 0.18㎛ 기술로 제조된)이 FN 터널링에 의해 프로그래밍될 것으로 선택된다면, 약 16볼트의 전압(VC)이 저장 트랜지스터(2)의 제어 게이트(5)에 인가된다. 소스(9), 선택 게이트(7) 및 드레인(10)은 저 전압(예컨대, 0볼트)로 유지된다. 전자 터널은 터널 산화층(15)을 가로질러서 플로우팅 게이트(4)로 연결된다. 이 플로우팅 게이트(4)는 절연체(인터폴리 유전층(17), 터널 산화층(15) 및 격리 유전체(26))로 둘러싸여서, 프로그래밍 단계 이후에도 이들 전자는 플로우팅 게이트(4)에 남아 있을 것이다. 이로써 메모리 셀(1)의 저장 트랜지스터(2)의 임계 전압(VT)이 약 3볼트만큼 증가한다. 0.18㎛ 기술에서, 저장 트랜지스터의 임계 전압은 전형적으로 2.5볼트까지 상승된다. 이로써 트래핑된 전자에의해 생성되는 메모리 셀(1)의 임계 전압(VT)의 이러한 변화가 메모리 셀(1)이 프로그래밍되게 한다.
메모리 셀(1:예컨대, 0.18㎛ 기술로 제조된)이 고온 전자에 의해(소스측 주입) 프로그래밍되는 것으로 선택되면, 약 7볼트의 전압(VC)이 저장 트랜지스터(2)의 제어 게이트(5)에 인가된다. 선택 트랜지스터(3)의 선택 게이트(7)는 약 1볼트의 전압으로 바이어스되어야 하고, 드레인(10)은 약 4볼트의 전압으로 바이어스되어야 하는 반면에, 소스(9)는 저전압(예컨대, 0볼트)으로 유지된다. 이 조건으로 인해서 선택 트랜지스터(3) 부근에 위치된 저장 트랜지스터(2)의 일측에 고 에너지("고온" 전자)가 생성된다. 이 고온 전자는 플로우팅 게이트(4) 측으로 이끌려져서 저장 트랜지스터(2)의 임계 전압을 증가시킬 것이다.
메모리 셀(1)을 소거하기 위해서, 약 -16볼트의 전압(VC)이 저장 트랜지스터(2)의 제어 게이트(5)에 인가된다. 소스(9), 선택 게이트(7) 및 드레인(10)은 저 전압(예컨대, 0볼트)으로 유지된다. 전자 터널은 산화층(15)을 지나서 플로우팅 게이트(4)로부터 기판 표면(13)에 이른다. 이는 터널 산화층(15)을 통해서 플로우팅 게이트(4)로부터 FN 터널링에 의해 추출된다. 소거 단계 후에, 저장 트랜지스터(2)의 임계 전압은 감소될 것이며, 심지어 음의 값이 될 수도 있다. 0.18㎛ 기술에서, 저장 트랜지스터(2)의 임계 전압은 전형적으로 -0.5볼트까지 감소된다.
메모리 셀(1)을 판독하기 위해서, 종래 공급 전압과 동일한, 그러나 어쨌든선택 트랜지스터(3:예컨대 약 0.6볼트)의 임계 전압보다 더 높은 전압(VSE)이 그 메모리 셀(1)의 선택 게이트(7)에 인가된다. 소거된 메모리 셀(1)의 저장 트랜지스터(2)의 허용된 가장 높은 임계 전압보다도 높은, 그러나 프로그래밍된 메모리 셀(1) 내의 저장 트랜지스터(2)의 허용된 가장 낮은 임계 전압보다는 낮은 미리 정해진 전압(VC)이 저장 트랜지스터(2)의 제어 게이트(5)에 인가된다. 0.18㎛ 기술에서, VC는 약 1.1 볼트로 선택되었다. 메모리 셀(1)의 소스는 저 전압(예컨대, 0 볼트)로 유지되고, 반면에 메모리 셀(1)의 드레인(10)에는 낮은 전압(약 0.4볼트)가 인가된다. 드레인은 메모리 셀(1)에 전류가 흐르는지 확인하는 것을 가능하게 할 필요가 있다. 메모리 셀(1)이 도전 상태이면, 소거되어서 프로그래밍되지 않는다(따라서, 메모리 셀(1)은 제 1 로직 상태, 예컨대 "1"에 있다). 반대로, 메모리 셀(1)이 도전 상태가 아니면, 프로그래밍된다(따라서, 메모리 셀(1)은 제 2 로직 상태, 예컨대 "0"이 된다). 따라서 각각의 메모리 셀(1)이 판독되어서 프로그래밍되었는지 여부를 결정할 수 있다(따라서, 메모리 셀(1)의 로직 상태를 식별할 수 있다).
메모리 셀(1)이 메모리 셀 어레이에 접속되어 있으면, 메모리 셀의 컨텐츠를 판독하기 위해서 판독 사이클이 개시될 때, 모든 메모리 셀(1)의 저장 게이트(6)는 적절한 전압(소거된 메모리 셀(1)의 임계 전압보다 높지만, 프로그래밍된 메모리 셀(1)의 임계 전압보다 낮음)에 접속된다. 선택 게이트(7)와 제어 게이트(5) 사이의 용량성 결합(캐패시터:8)으로 인한 선택 게이트(7)의 고속 램프 업(ramp-up)이저장 게이트(6)에 인가되는 전압에 오버 슈트를 유발한다는 단점이 있다. 이 경우 메모리 셀(1)이 프로그래밍되어 있어도 이를 도전 상태로 만들어서 메모리 셀(1)의 오판독을 유발할 수 있다. 이는 신뢰도 문제로, 선택 게이트(7)의 저속 램프 업에 의해 방지될 수 있지만, 이는 용납하기 어려운 메모리 판독 액세스 시간의 지연을 유발한다.
본 발명은 전자 메모리에 관한 것이고, 상세하게는 소형 2 트랜지스터 플래시 메모리 또는 EEPROM 셀에 관한 것이며, 더 상세하게는 이러한 셀의 컨텐츠를 판독하는 개선된 방법 및 장치에 관한 것이다.
도 1은 2T 플래시 메모리 셀의 개략도,
도 2는 소형 2T 플래시 메모리 셀의 확대 단면도,
도 3은 본 발명에 따른 스위칭 회로의 일 실시예가 제공된 2T 플래시 메모리셀의 개략도,
도 4는 2T 플래시 메모리 셀의 선택 게이트 및 저장 게이트의 전압의 시뮬레이션 결과를 시간의 함수로 나타내는 그래프,
도 5는 스위칭 회로가 제공된 2T 플래시 메모리 셀의 어레이를 나타내는 개략도,
도 6은 스위칭 회로의 제 2 실시예가 제공된 2T 플래시 메모리 셀의 개략도.
각각의 도면에서 동일한 참조 번호는 동일한 혹은 유사한 소자를 나타낸다.
본 발명의 목적은 2T 메모리 셀을 판독하는 개선된 방법 및 장치를 제공하는 것이다.
이 목적은 본 발명에 따른 고속 판독 방법에 의해서 달성되며, 여기서 2T 플래시 메모리 셀 중 선택 트랜지스터의 선택 게이트 및 저장 트랜지스터의 저장 게이트 사이의 용량성 결합이 사용된다.
본 발명에 따른 2 트랜지스터 플래시 메모리 셀을 판독하는 방법은 선택 게이트가 제 1 전압으로부터 제 2 전압으로 스위칭되는 동안 저장 게이트를 플로우팅 상태로 두는 단계를 포함하며, 상기 제 1 전압은 제 2 전압보다 낮다.
이 방법은
저장 게이트를 프리 차지(pre-charge)하는 단계와,
프리 차지한 후에 저장 게이트를 플로우팅 상태로 만드는 단계와,
플로우팅 단계 이후에, 선택 게이트에 선택 트랜지스터의 임계 전압을 넘는 전압을 인가하는 단계와,
플래시 메모리 셀을 판독하는 단계를 포함한다.
저장 게이트와 선택 게이트 사이에 용량성 결합을 사용해서, 프로그래밍되지 않은 혹은 소거된 메모리 셀의 임계 전압보다 높지만, 프로그래밍된 메모리 셀의 임계 전압보다는 낮은 전압을 저장 게이트에 인가한다. 용어 "프로그래밍되지 않은"이란, 소거된 상태와 같이, 메모리 셀이 비트를 나타내는 기호(representation)를 포함하거나 "저장하고" 있는 상태가 아니라는 것을 나타낸다. 유사하게, 용어 "프로그래밍된"이란, 비트의 기호를 포함하거나 저장하고 있는 상태를 나타낸다. 바이너리 시스템에서, 저장된 비트는 "0" 또는 "1"이 될 수 있다. 이는 규정하기 나름이다.
본 발명은 2T 플래시 메모리 셀의 어레이를 판독하는 방법을 제공한다. 각각의 2T 플래시 메모리 셀은 저장 게이트를 구비한 저장 트랜지스터 및 선택 게이트를 구비한 선택 트랜지스터를 포함한다. 이 방법은
선택되지 않은 한 행 내에 있는 메모리 셀의 저장 게이트에, 소정 전압을 인가하는 단계와,
이후에 저장 게이트를 플로우팅 상태로 만듦으로써 메모리 셀의 한 행을 선택하는 단계와,
선택된 메모리 셀의 저장 게이트가 플로우팅 상태에 있는 동안 상기 선택된 메모리 셀의 선택 게이트를 스위칭하는 단계
를 포함한다.
본 발명에 따른 방법은 또한
메모리 셀의 열을 선택하는 단계와,
선택된 열 내의 선택된 행 상의 메모리 셀을 판독하는 단계를 포함한다.
다시, 메모리 셀의 저장 게이트와 선택 게이트 사이의 용량성 결합이 사용되어서 프로그래밍되지 않았거나 소거된 메모리 셀의 임계 전압보다 높지만, 프로그래밍된 메모리 셀의 임계 전압보다는 낮은 전압을 저장 게이트에 인가한다.
이 목적은 본 발명에 따른 메모리 디바이스에 의해서 제공된다. 이러한 메모리 디바이스는, 저장 게이트를 구비한 저장 트랜지스터 및 선택 게이트를 구비한 선택 트랜지스터를 갖고 있는 적어도 하나의 2T 플래시 메모리 셀 및 선택 게이트가 제 1 전압에서 제 2 전압으로 스위칭되는 동안 저장 게이트를 플로우팅 상태로 두는 스위칭 회로를 포함하며, 상기 제 1 전압은 제 2 전압보다 낮다.
본 발명의 일실시예에 따라서, 스위칭 회로는
저장 게이트를 프리 차지하고,
프리 차지 후에 저장 게이트를 플로우팅 상태로 만들고,
플로우팅 후에 선택 트랜지스터의 임계 전압을 넘는 전압을 선택 게이트에 인가한다.
선택 게이트로의 전압이 스위칭된 이후에 저장 게이트에 용량성으로 결합함으로써 프로그래밍되지 않았거나 혹은 소거된 메모리 셀의 임계 전압보다는 높지만, 프로그래밍된 메모리 셀의 임계 전압보다는 낮은 전압이 인가될 수 있다.
본 발명은 또한 2T 플래시 메모리 셀의 어레이를 포함하는 메모리 디바이스를 제공하며, 여기서 각각의 2T 플래시 메모리 셀은 저장 게이트를 구비한 저장 트랜지스터 및 선택 게이트를 구비한 선택 트랜지스터를 갖고 있다. 메모리 디바이스는 또한 전압을 선택 트랜지스터의 선택 게이트에 인가함으로써 메모리 셀을 선택하는 수단 및 선택된 메모리 셀의 선택 게이트가 스위칭되는 동안 선택된 메모리 셀의 저장 게이트를 플로우팅 상태로 두는 수단을 포함한다.
이러한 메모리 디바이스는 또한 저장 게이트를 프리 차지하는 수단, 프리 차지한 후에 저장 게이트를 플로우팅 상태로 만드는 수단 및 제 1 전압이 선택 게이트에 인가된 후에, 저장 게이트에 용량성 결합함으로써 프로그래밍되지 않았거나 혹은 소거된 메모리 셀의 임계 전압보다는 높지만, 프로그래밍된 메모리 셀의 임계 전압보다는 낮은 제 2 전압이 인가되도록, 저장 게이트가 플로우팅된 이후에 선택 트랜지스터의 임계 전압을 넘는 제 1 전압을 선택 게이트에 인가하는 수단을 포함한다.
메모리 디바이스는 메모리 셀의 열을 선택하는 수단 및 선택된 행 및 선택된 열의 메모리 셀을 판독하는 수단을 포함한다.
본 발명의 이러한 특징 및 이점은 본 발명의 원리를 예로서 나타내는 첨부된 도면과 함께, 상세한 설명으로부터 더욱 자명해질 것이다.
본 발명은 특정 실시예에 관해서 특정 도면을 참조하면서 설명될 것이지만, 본 발명은 특정 실시예에 한정되는 것이 아니라 청구항에 의해서만 한정된다. 도시된 도면은 개략적인 것으로 한정하는 것이 아니다.
본 발명에 따른 판독 방법 및 장치는 판독 동작 동안, 메모리 셀(1)의 어레이 내의 메모리 셀(1)의 모든 저장 게이트(6)에 원하는 전압 이하의 전압까지 동일한 전압(프리 차지)을 인가한다. 사용될 프리 차지 전압은 2T 플래시 메모리 셀의 제조 기술에 따라 달라진다. 판독 사이클이 시작되면, 선택된 워드 라인 내의 모든 셀의 저장 게이트(6)는 플로우팅 상태로 만들어진다. 따라서, 대응하는 선택 트랜지스터(3)는 선택된 워드 라인 내의 메모리 셀(1)의 선택 게이트(7)에 적절한 전압을 인가함으로써 스위칭 온된다. 선택된 워드 라인 내의 각각의 메모리 셀(1)의 선택 게이트(7)와 저장 게이트(6) 사이의 용량성 결합(8)은 이들 메모리 셀의저장 게이트 전압 레벨을 선택된 워드 라인 내의 일부 셀의 적절한 판독에 필요한 레벨까지 높인다. 이들 셀은 열 선택 트랜지스터를 통해서 선택된다. 전압은 스위칭 회로에 의해 인가되며, 이 스위칭 회로의 구조는 본 발명을 이해하는 당업자에 의해서 다양한 방법으로 구현될 수 있다. 프로그램 혹은 소거 사이클 동안, 선택된 셀의 저장 게이트가 높은 양의 전압 혹은 높은 음의 전압이 되게 하는 데 동일한 스위칭 회로가 사용될 수 있다.
이러한 스위칭 회로(30)의 일 실시예가 도 3에 도시되어 있으며, 판독 사이클이 개시되기 전에 저장 게이트(6)에 미리 정해진 프리 차지 전압(Vpre)을 세팅하는 저장 게이트 드라이버(32) 및 전압 기준 소스(34)를 포함한다. MOS 프로세싱 기술이 사용될 수 있다. 저장 게이트 드라이버(32)는 pMOS 트랜지스터(36) 및 nMOS 트랜지스터(38)를 포함하며, 이들은 각각 소스, 드레인 및 게이트를 구비하고 있으며, pMOS 트랜지스터(36)의 드레인이 nMOS 트랜지스터(38)의 드레인에 접속되고, nMOS 트랜지스터(38)의 소스는 접지되고, pMOS 트랜지스터(36)의 소스가 전압 기준 소스(34)에 접속되는 방식으로 서로 접속된다. 저장 트랜지스터(2)의 저장 게이트에 프리 차지 전압(Vpre)을 설정하기 위해서, nMOS 트랜지스터(38)의 게이트는 0볼트에 접속되고, pMOS 트랜지스터(36)의 게이트도 0볼트에 접속된다. 인가될 프리 차지 전압(Vpre)은 사용되는 트랜지스터의 기술에 따라서 다르다. 예컨대, 0.18㎛ 기술에 대해서는, 사용되는 프리 차지 전압은 약 0.6V이다. 이론적으로는 어떤 기술에서는 프리 차지 전압(Vpre)은 0볼트가 될 수도 있다.
판독 사이클이 수행되면, 저장 게이트(6)의 저장 게이트 드라이버(32)는 스위칭 오프되어서 저장 트랜지스터(2)의 저장 게이트(6)가 플로우팅된다. 이는 드라이버(32) 내의 pMOS 트랜지스터(36)의 게이트 상의 신호(A)를 Vdd로 하고, 반면에 nMOS 트랜지스터(38)의 게이트 상의 신호(B)를 0으로 유지함으로써 이루어진다. 후속해서 선택 트랜지스터(3)의 게이트(7)는 신호 C를 Vdd로 함으로써 스위칭 온되고, 따라서 판독 사이클이 수행될 수 있다.
선택 게이트(7)를 저전압에서 고전압으로 스위칭하기 때문에, 저장 게이트(6)가 선택 게이트(7)에 용량성 결합되기 때문에, 그리고 저장 게이트(6)가 플로우팅 상태이기 때문에, 저장 트랜지스터가 소거되거나 낮은 임계 상태에 있을 때에만 저장 트랜지스터를 턴 온하는 전압이 저장 게이트에 제공될 것이다.
0.18㎛ 기술의 메모리 셀(1)에서의 시뮬레이션 결과가 도 4에 도시되어 있다. 우선 저장 게이트는 스위칭 회로를 통해서 0.6V까지 프리 차지되고, 선택 게이트(7)는 9볼트로 유지된다. 시점 T1에서, 저장 게이트(6)는 플로우팅되고, 후속해서 선택 게이트(7)는 1.8볼트로 스위칭 온된다. 0.18㎛ 기술의 선택 트랜지스터의 임계 전압은 약 0.6볼트이다. 저장 게이트(6)와 선택 게이트(7) 사이의 용량성 결합으로 인해서, 플로우팅 저장 게이트(6)의 전압은 약 1.1볼트까지 증가한다. 0.18㎛ 기술에서, 프로그래밍된 상태에 있는 저장 트랜지스터의 임계 전압은 1.5와 3.5볼트 사이에 있고(프로그래밍 시간 및 처리 중의 분산(spread)에 따라서 달라짐), 프로그래밍되지 않았거나 소거된 셀의 저장 트랜지스터의 임계 전압은 약간 음의 값인 것이 전형적이지만, -0.5와 -1.5 볼트 사이에서 허용된다. 용어 "프로그래밍되지 않은"이란, 소거된 상태와 같이, 메모리 셀이 비트의 표시를 포함하거나 "저장하고" 있는 상태가 아니라는 것을 나타낸다. 유사하게, 용어 "프로그래밍된"이란, 비트의 표시를 포함하거나 저장하고 있는 상태를 나타낸다. 바이너리 시스템에서, 저장된 비트는 "0" 또는 "1"이 될 수 있다. 이는 규정하기 나름이다.
선택 게이트(7)가 스위칭 온되기 전에 저장 게이트(6)가 플로우팅 상태였기 때문에, 저장 게이트(6)의 전압은 더 높은 레벨이 되어서 그대로 유지된다. 저장 게이트가 선택 게이트를 스위칭 온 할 때 고정 전압에 접속되어 있는 종래의 방법에서와 같이, 전압(또는 전하)이 누설되지 않는다. 메모리 셀(1)이 도전 상태인지 아닌지 검출하거나 결정함으로써 디바이스가 판독될 수 있다.
판독 동작이 수행된 후에, 선택 게이트(7)는 스위칭 오프되고, 후속해서 저장 게이트(6)는 다시 적절한 전압에 접속된다.
따라서, 위의 방법에서, 저장 게이트(6)와 선택 게이트(7) 사이의 캐패시턴스(8)에 기인한 용량성 결합은 단점 혹은 문제로 보이지 않고 오히려 유용한 것이다.
저장 트랜지스터(2)의 게이트(6)가 특정 저항을 가진 폴리실리콘을 포함하기 때문에 저장 게이트의 시트 저항이 예컨대, 약 450Ω/정사각형(시트 저항이란 정사각형인 물질층 시트의 저항으로 정의되는 파라미터임)로 높다. 격리 캡층(21)은 저장 트랜지스터의 제어 게이트(18)에 위치된다. 캡 층(21)은 제어 게이트(18)의 상부에서의 실리사이드의 형성을 방지함으로써, 실리사이드 형성 동안의 제어 게이트(18)와 선택 게이트(20) 사이의 단락(이른바 "브릿징(bridging)"을 방지할 필요가 있다. 실리사이드 층(22)이 도포되어서 저 저항 게이트 접속을 획득한다. 따라서, 제어 게이트(18)의 저항은 선택 게이트(20)보다 훨씬 더 높을 것이다. 종래의 판독 동작 중에, 선택 게이트(20)와 제어 게이트(18) 사이의 강한 용량성 결합(25)과 조합된 높은 저항은 선택 게이트(20)로부터 제어 게이트(18)로 상당한 크로스 토크를 유발한다. 그러나, 본 발명의 개선된 판독 방법에 따라서 동작하는 경우, 높은 용량성 결합(25)은 도 1에 도시된 캐패시터(8)로서 사용된다. 이런식으로 용량성 결합은 원하지 않는 기생 성분에서 유용한 2T 플래시 메모리 셀의 성분으로 바뀐다.
다른 실시예에서, 복수의 메모리 셀이 메모리에 적용될 수 있고, 역기서 메모리 셀은 복수의 행 및 복수의 열로 배열된다.
도 5는 복수의 메모리 셀(C1-C8)이 행 및 열을 포함하는 매트릭스로 배열된 메모리 셀 어레이(50)를 도시하고 있다. 메모리 셀의 각각의 열은 열 선택 트랜지스터에 의해서 선택된 열을 감지 증폭기(74)의 입력단에 접속시키는 것으로 선택될 수 있다. 메모리 셀의 각각의 행은 저장 게이트 드라이버(56, 58, 60, 62)에 의해 선택될 수 있다. 열 선택 트랜지스터 및 저장 게이트 드라이버 모두가 스위칭 온되면 특정 메모리 셀(C1)만이 선택된다.
본 발명에 따른 방법을 사용해서 메모리 셀 어레이(50)를 판독하기 위해서, 메모리 셀 어레이(50)는 전압 기준 소스(54) 및 저장 게이트 드라이버(56, 58, 60, 62)를 포함하는 적절한 스위칭 회로(52)에 접속된다. 도 5에 도시된 스위칭 회로(52)는 도 3에 도시된 것과 동일한 것이지만, 당업자는 스위치 회로의 다른 실시예를 제공할 수도 있을 것이다.
스위칭 회로 또는 워드 라인 드라이버 회로(80)의 다른 실시예가 도 6에 개략적으로 도시되어 있다. 이는 저장 게이트 드라이버(81), 선택 게이트 드라이버(82) 및 판독 사이클이 개시되기 전에 저장 게이트(6)에 미리 정한 프리 차지 전압(Vpre)을 설정하는 전압 기준원(83)을 포함한다. 워드 라인 드라이버 회로(80)는 본 발명에 따른 스위칭 상태를 생성하고, 이는 또한 선택 저장 게이트(6)가 높은 프로그램 전압 혹은 음의 소거 전압 중 하나가 되게 한다.
저장 게이트 드라이버(81)는 도 3에 도시된 바와 같이 nMOS 트랜지스터(84) 및 pMOS 트랜지스터(85)를 포함하고, 이들은 각각 소스, 드레인 및 게이트를 갖고 있으며, 서로의 드레인을 통해서 서로 연결되어 있다. nMOS 트랜지스터(84)의 소스는 일반적으로 0볼트인 전압(VPNSE)에 접속되어 있다. 소거하는 동안에만, 이 신호는 높은 음의 소거 전압으로 선택적으로(선택된 셀에 대해서만) 방전된다. pMOS 트랜지스터(85)의 소스는 기준 전압 공급부(83)에 연결되며, 이는 프로그래밍 단계 동안 높은 양의 전압(Vpre)으로 방전될 것이다.
신호 ST는 nMOS 트랜지스터(84) 및 pMOS 트랜지스터(85)의 드레인에서 획득되며, 이 신호는 메모리 셀의 행의 저장 게이트 신호이다. 저장 게이트(6)를 프로그램 전압으로 선택적으로(선택된 셀에 대해서만) 충전시키기 위해서, pMOS 트랜지스터(85)의 게이트로의 신호(A)는 이 전압으로도 충전될 수 있어야 한다. 이는 대부분 VDD에 있는 공급 전압(VPP)를 갖고 있는 반전형 레벨 시프터(LSH)를 통해서 이루어진다. 프로그래밍 동안에만, 이 공급 전압(VPP)은 높은 프로그램 전압으로 충전된다. 이 레벨의 시프터(LSH)의 입력 신호는 제 1 신호 RSEL와 제 2 신호 RD의 XOR된 조합 (배타적 OR)이다. RD는 통상적으로 VDD에 있는 글로벌 판독 신호이다. 프로그래밍 혹은 소거 사이클 동안에만 0볼트이다. RSEL은 행 디코더로부터 입수되어서 그 행이 선택되면 VDD가 될 것이다. XOR 게이트(86)로의 두 입력이 서로 다른 경우에만 출력 신호가 하이이다.
워드 라인 드라이버 회로(80)의 모든 다른 신호들은 노멀 공급 전압(VDD)부터 동작하는 노멀 논리 신호이다. 제 3 신호(RPB)도 글로벌 신호로, 통상적으로 VDD에 있고, 프로그램 사이클 동안에만 0볼트로 될 것이다. 제 1 신호 RSEL 및 제 3 신호 PRB는 NOR 게이트(87)의 입력 신호이고, 이 게이트의 출력 신호(Z2)는 입력 신호가 모두 로우인 경우만 하이이다. 그 출력 신호(Z2)는 nMOS 트랜지스터(84)의 게이트에 공급된다.
워드 라인 드라이버 회로(80)의 선택 게이트 드라이버(82)에 의해 공급되는 신호 G는 메모리 셀의 행의 선택 게이트 신호이다. 이 신호 G는 반전 소자(88)의 출력 신호로, 입력 신호로서 NAND 게이트(89)의 출력 신호를 갖는다. NAND 게이트(89)는 제 1 신호 RSEL 및 제 2 신호 RD를 입력으로 갖는다. 입력 신호가 모두 하이인 경우에만 NAND 게이트(89)의 출력 신호는 로우이다.
판독 모드에서(제 2 신호 RD 및 제 3 신호 PRB가 "1"이거나 따라서 하이임),행이 선택되면(RSEL은 "0" 이거나 따라서 로우임), 메모리 셀(1)의 선택 게이트(7)는 0신호가 된다. nMOS 트랜지스터(85)의 게이트는 VDD가 될 것이고, nMOS 트랜지스터(84)의 게이트의 신호(B)는 "0"으로 될 것이며, 이로써 저장 게이트(6)를 플로우팅 상태로 만든다. 또한 선택 게이트(7)의 신호 G는 VDD로 스위칭될 것이다. G의 용량성 부하(전체 워드 라인)는 노드 A보다 훨씬 크기 때문에, A는 훨씬 빨리 충전되어서 선택 게이트(7)가 VDD로 스위칭되는 동안 저장 게이트(6)는 이미 플로우팅 상태가 될 것이다.
위의 동작은 전체적으로 도 3에 도시된 스위칭 회로의 동작을 나타내고 있다.
도 5의 실시예를 참조하면, 판독 사이클이 개시되기 전에, 동일한 전압이 전압 기준 소스(54)를 통해서 어레이(50)의 모든 메모리 셀(C1-C8)의 저장 게이트(ST1-ST8)에 인가된다. 이를 달성하기 위해서, 저장 게이트 드라이버(56, 58, 60, 62)의 pMOS 트랜지스터의 게이트에 인가되는 모든 신호(A1-A4)는 0볼트로 설정되고(어느 행도 선택되지 않음), 판독 모드에서, 저장 게이트 드라이버(56, 58, 60, 62)의 nMOS 트랜지스터의 게이트에 인가되는 모든 신호(B1-B4)는 계속해서 0볼트로 유지된다. 동시에, 선택되지 않는 행의 선택 트랜지스터(G1-G8)의 게이트도 0볼트에 있다. 선택되지 않은 열의 열 선택 트랜지스터(70, 72)의 게이트(K1, K2)는 0볼트에 접속된다.
판독 사이클이 개시되면, 예컨대 메모리 셀(C1)이 판독될 것이기 때문에 열선택 트랜지스터(70)는 선택 라인(K1)을 공급 전압 레벨로 설정함으로써 스위칭 온될 것이다. 동일한 열 내의 메모리 셀의 모든 드레인을 접속시키는 선택된 비트 라인, 감지 증폭기(74)의 입력단에 접속되어, 선택된 열 내의 메모리 셀의 드레인에 낮은 전압(약 0.5볼트)를 인가해서, 그 열 내의 하나의 셀이 전류를 감소시키는지 검출할 수 있을 것이다. 선택된 워드 라인 내의 셀의 저장 게이트(ST1, ST3)는, 저장 게이트 드라이버(56)의 pMOS 트랜지스터의 게이트 상의 신호 A1를 Vdd로 함으로써 플로우팅되고, nMOS 트랜지스터의 게이트 상의 신호 B1는 0으로 유지된다. 후속해서, 선택된 워드 라인 내의 메모리 셀(C1, C3)의 선택 트랜지스터의 게이트(G1, G3)는 이를 게이트(G1, G3)를 결합시키는 라인 상의 신호는 낮은 전압 레벨(0볼트)에서 높은 전압 레벨로 예컨대 Vdd로 만듦으로써, 스위칭 온된다. 선택 게이트(G1, G3) 상의 전압의 스위칭과 조합된, 이 선택된 워드 라인 내의 선택 게이트와 저장 게이트(ST1) 사이의 용량성 결합으로 인해서, 메모리 셀(C1, C3)의 저장 트랜지스터를 소거되는 경우에만 턴 온하는 전압이 선택된 워드 라인 내의 저장 게이트(ST1, ST3)에서 나타날 것이다. 메모리 셀(C1)만이 선택 트랜지스터(70)를 통해서 검지 증폭기(74)에 접속되어서, 판독될 것이다. 메모리 셀(C1)이 도전되면, 프로그래밍되지 않거나 소거되며, 도전되지 않으면, 프로그래밍된다. 따라서, 로직 상태가 판독될 수 있다.
판독 동작이 수행된 이후에, 선택된 워드 라인 내의 메모리 셀(C1, C3)의 선택 트랜지스터는 선택 게이트(G1, G3) 상의 신호를 다시 선택 트랜지스터의 임계전압보다 낮춤으로써 스위칭 오프된다. 후속해서, 저장 게이트(ST1, ST3)는 신호(A1)를 다시 0볼트로 스위칭하고, B1을 0볼트로 유지함으로써 프리 차지 전압(Vpre)에 다시 접속된다. 이 프리셋 동작은 워드 라인(메모리 셀의 행)이 선택 해제되고, 다른 행이 선택될 때 발생할 것이다.
위에 설명에서, 0.18㎛ 기술에 대한 테스트 또는 시뮬레이션 결과만이 제공되었다. 산화물 두께 및 프로그래밍 및 소거 전압의 비율은 다음 생산 공정에서도 변하지 않으며, 따라서 여기서 설명되는 모든 효과 및 솔루션은 거의 동일할 것이다.
현재의 2개의 트랜지스터 플래시 셀에서 위에서 설명된 소형 2T 셀로의 변경함으로써 선택 게이트와 저장 게이트 사이의 용량성 결합은 크게 증가할 것이고, 이는 위의 솔루션을 유용하게 한다. 종래의 2T 메모리 셀에서, 선택 게이트와 제어 게이트 사이의 용량성 결합의 상대적인 중요도는 2개의 게이트 사이의 공간이 더 낮기 때문에 다음 생산 공정에서 증가할 것이다. 따라서, 설명된 솔루션은 특정 생산 공정에서부터, 예컨대 0.12㎛ 공정부터 종래의 2T 메모리 셀에서도 유용하다.
도면에서, 특히 도 2에서, 서로 다른 층의 크기는 설명을 위해 확대되었다.
본 발명이 바람직한 실시예를 참조로 도시되었고 설명되었지만, 당업자는 형태 및 세부 사항의 다양한 변화 및 수정이 본 발명의 사상 및 범주를 벗어남 없이 가능하다는 것을 이해할 것이다.

Claims (12)

  1. 저장 게이트(6)를 구비한 저장 트랜지스터(2) 및 선택 게이트(7)를 구비한 선택 트랜지스터(3)를 포함하는 2트랜지스터 플래시 메모리 셀(1)을 판독하는 방법에 있어서,
    상기 선택 게이트(7)가 제 1 전압으로부터 제 2 전압으로 스위칭되는 동안 상기 저장 게이트(6)를 플로우팅 상태로 두는 단계 - 상기 제 1 전압은 상기 제 2 전압보다 낮음 - 를 포함하는
    2트랜지스터 플래시 메모리 셀 판독 방법.
  2. 제 1 항에 있어서,
    상기 저장 게이트를 프리 차지(pre-charge)하는 단계와,
    상기 프리 차지 단계 후에, 상기 저장 게이트를 플로우팅 상태로 만드는 단계와,
    상기 플로우팅 단계 후에, 상기 선택 게이트에 상기 선택 트랜지스터의 임계 전압을 넘는 전압을 인가하는 단계와,
    상기 플래시 메모리 셀을 판독하는 단계를 포함하는
    2트랜지스터 플래시 메모리 셀 판독 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 저장 게이트(6)와 상기 선택 게이트(7) 사이의 용량성 결합을 사용해서, 프로그래밍되지 않은 메모리 셀(1)의 임계 전압보다는 높지만, 프로그래밍된 메모리 셀(1)의 임계 전압보다는 낮은 전압을 상기 저장 게이트(6)에 인가하는
    2트랜지스터 플래시 메모리 셀 판독 방법.
  4. 2T 플래시 메모리 셀(C1-C8)의 어레이(50)를 판독하는 방법에 있어서 - 상기 2T 플래시 메모리 셀(C1-C8)은 각각 저장 게이트(ST1-ST8)를 구비한 저장 트랜지스터 및 선택 게이트(G1-G8)를 구비한 선택 트랜지스터를 포함함 - ,
    선택되지 않은 한 행 내에 있는 상기 메모리 셀(C1, C3)의 상기 저장 게이트(ST1, ST3)에 전압을 인가하는 단계와,
    이후에, 상기 저장 게이트(ST1, ST3)를 플로우팅 상태로 만듦으로써 상기 메모리 셀(C1, C3)의 한 행을 선택하는 단계와,
    상기 선택된 메모리 셀(C1, C3)의 상기 저장 게이트(ST1, ST3)가 플로우팅 상태에 있는 동안, 상기 선택된 메모리 셀(C1, C3)의 상기 선택 게이트(G1, G3)를 스위칭하는 단계
    를 포함하는 2T 플래시 메모리 셀(C1-C8)의 어레이(50) 판독 방법.
  5. 제 4 항에 있어서,
    상기 메모리 셀(C1, C2, C5, C6)의 한 열을 선택하는 단계와,
    상기 선택된 열 내의 상기 선택된 행 상의 상기 메모리 셀(C1)을 판독하는 단계
    를 더 포함하는 2T 플래시 메모리 셀의 어레이 판독 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 저장 게이트(ST1, ST3)와 상기 선택 게이트(G1, G3) 사이의 용량성 결합을 사용해서, 프로그래밍되지 않은 메모리 셀의 임계 전압보다는 높지만, 프로그래밍된 메모리 셀의 임계 전압보다는 낮은 전압을 상기 저장 게이트(ST1, ST3)에 인가하는
    2T 플래시 메모리 셀의 어레이 판독 방법.
  7. 저장 게이트(6)를 구비한 저장 트랜지스터(2) 및 선택 게이트(7)를 구비한 선택 트랜지스터(3)를 포함하는 적어도 하나의 2트랜지스터 플래시 메모리 셀(1)과,
    상기 선택 게이트(7)가 제 1 전압으로부터 제 2 전압으로 스위칭되는 동안상기 저장 게이트(6)를 플로우팅 상태로 두는 스위칭 회로(30) - 상기 제 1 전압은 상기 제 2 전압보다 낮음 - 를 포함하는
    메모리 디바이스.
  8. 제 7 항에 있어서,
    상기 스위칭 회로(30)는
    상기 저장 게이트(6)를 프리 차지하고,
    상기 프리 차지 후에, 상기 저장 게이트(6)를 플로우팅 상태로 만들고,
    상기 플로우팅 후에, 상기 선택 트랜지스터(3)의 임계 전압을 넘는 전압을 상기 선택 게이트(7)에 인가하는
    메모리 디바이스.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 선택 게이트(7)로의 상기 전압이 스위칭된 이후에, 프로그래밍되지 않은 메모리 셀의 임계 전압보다는 높지만, 프로그래밍된 메모리 셀의 임계 전압보다는 낮은 전압이 용량성 결합에 의해 상기 저장 게이트(6)에 인가되는
    메모리 디바이스.
  10. 저장 게이트(6)를 구비한 저장 트랜지스터(2) 및 선택 게이트(7)를 구비한 선택 트랜지스터(3)를 각각 포함하는 2T 플래시 메모리 셀(1)의 어레이를 포함하는 메모리 디바이스에 있어서,
    선택되지 않은 한 행 내에 있는 상기 메모리 셀의 상기 저장 게이트에 소정 전압을 인가하는 수단과,
    상기 저장 게이트(6)를 플로우팅 상태로 만듦으로써 상기 메모리 셀의 한 행을 선택하는 수단과,
    상기 선택된 메모리 셀의 상기 저장 게이트가 플로우팅 상태에 있는 동안, 상기 선택된 메모리 셀의 상기 선택 게이트(7)를 스위칭하는 수단
    을 포함하는 메모리 디바이스.
  11. 제 10 항에 있어서,
    상기 저장 게이트(6)를 프리 차지하는 수단과,
    상기 프리 차지 후에, 상기 저장 게이트(6)를 플로우팅 상태로 만드는 수단과,
    상기 저장 게이트(6)가 플로우팅 상태가 된 후에, 상기 선택 게이트(7)에 상기 선택 트랜지스터(3)의 상기 임계 전압을 넘는 제 1 전압을 인가하여, 상기 제 1 전압이 상기 선택 게이트(7)에 인가된 후에, 프로그래밍되지 않은 메모리 셀의 임계 전압보다는 높지만, 프로그래밍된 메모리 셀의 임계 전압보다는 낮은 제 2 전압이 용량성 결합에 의해 상기 저장 게이트(6)에 인가되도록 하는 수단을 포함하는
    메모리 디바이스.
  12. 제 10 항 또는 제 11 항에 있어서,
    메모리 셀의 한 열을 선택하는 수단(70, 72)과,
    상기 선택된 행 및 상기 선택된 열 상의 상기 메모리 셀을 판독하는 수단(74)을 더 포함하는
    메모리 디바이스.
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