CN110752210B - 双端口sram的版图和双端口sram及其制造方法 - Google Patents
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Abstract
本发明涉及双端口SRAM的版图和双端口SRAM及其制造方法，涉及半导体集成电路设计，通过将包括第二控制管的第二有源区布局在包括第一下拉管的第一有源区与包括第一上拉管的第三有源区之间，并布局第一接触孔，第一接触孔位于第二控制管的漏/源端和用于形成第一下拉管的栅极的多晶硅上，将包括第三控制管的第五有源区布局在包括第二下拉管的第六有源区与包括第二上拉管的第四有源区之间，并布局第四接触孔，第四接触孔位于第三控制管的漏/源端和用于形成第二下拉管的栅极的多晶硅上，如此增加了双端口SRAM单元的对称性，使得SRAM单元读操作的速度匹配，而提高了读写速度。
Description
技术领域
本发明涉及半导体集成电路设计，尤其涉及一种双端口SRAM的版图和双端口SRAM及其制造方法。
背景技术
随着计算机和智能手机的发展，其内部核心处理器的频率越来越高，功能也越来越强。静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。目前，CPU和片上系统(SoC)约有一半以上的面积为SRAM所占据，这主要得益于SRAM有较高的速度和较小的泄露电流，可以适应CPU/SoC对缓存器的容量、带宽和速度要求。衡量半导体存储器的性能指标有很多，其中最重要的是存储器的存取速度。双端口SRAM(Dual-port SRAM)作为CPU的一级高速缓冲存储器(cache)，其读写速度是更重要的参数，直接影响到CPU的实际运行速度。
发明内容
本发明的目的在于提供一种双端口SRAM的版图，增加了双端口SRAM单元的对称性，使得SRAM单元读操作的速度匹配，而提高了读写速度。
本发明提供的双端口SRAM的版图，包括：依次排布的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区，第一有源区中形成有双端口SRAM的第一下拉管PD1和双端口SRAM的第一控制管PG1-A，第二有源区中形成有双端口SRAM的第二控制管PG1-B，第三有源区中形成有双端口SRAM的第一上拉管PU1，第四有源区中形成有双端口SRAM的第二上拉管PU2，第五有源区中形成有双端口SRAM的第三控制管PG2-B，第六有源区中形成有双端口SRAM的第四控制管PG2-A和双端口SRAM的第二下拉管PD2；
第一下拉管PD1和第一上拉管PU1的栅极结构由第一多晶硅形成，第一控制管PG1-A和第二控制管PG1-B的栅极结构由第二多晶硅形成，第二下拉管PD2和第二上拉管PU2的栅极结构由第三多晶硅形成，第四控制管PG2-A和第三控制管PG2-B的栅极结构由第四多晶硅形成；
第一接触孔，位于第二控制管PG1-B的漏/源端和用于形成第一下拉管PD1和第一上拉管PU1的栅极的第一多晶硅上，其中第一接触孔的高度低于同层的其它接触孔的高度，并高于第一多晶硅的高度；
第一金属线，连接位于第一有源区上的第二接触孔和位于第三有源区上的第三接触孔；
第四接触孔，位于第三控制管PG2-B的漏/源端和用于形成第二下拉管PD2和第二上拉管PU2的栅极的第三多晶硅上，其中第四接触孔的高度低于同层的其它接触孔的高度，并高于第三多晶硅的高度；以及
第二金属线，连接位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔；
其中，第一多晶硅进一步延伸至第四有源区，并与第四有源区上的第六接触孔连接；第三多晶硅进一步延伸至第三有源区，并与第三有源区上的第三接触孔连接。
更进一步的，第一多晶硅在其长度方向上超出第一有源区，以形成第一多晶硅延长部。
更进一步的，第三多晶硅在其长度方向上超出第六有源区，以形成第二多晶硅延长部。
更进一步的，第一控制管PG1-A和第二控制管PG1-B的栅极通过位于第二多晶硅上的接触孔连接第一字线WL1；第四控制管PG2-A和第三控制管PG2-B的栅极通过位于第四多晶硅上的接触孔连接第二字线WL2。
更进一步的，位于第一有源区上的一接触孔连接接地端Vss，位于第一有源区上的一接触孔连接第一位线BL1；位于第二有源区上的一接触孔连接第二位线BLB1；位于第三有源区上的一接触孔连接电压端Vdd；位于第四有源区上的一接触孔连接电压端Vdd；位于第五有源区上的一接触孔连接第三位线BLB2；位于第六有源区上的一接触孔连接第四位线BL2，位于第六有源区上的一接触孔连接接地端Vss，其中第一位线BL1和第二位线BLB1组成一对互为反相的位线结构，第三位线BLB2和第四位线BL2组成一对互为反相的位线结构。
本发明还提供一种形成于半导体衬底上的双端口SRAM结构，包括：
半导体衬底，包括由多个STI隔离出的依次排列的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区；第一有源区中形成有双端口SRAM的第一下拉管PD1和双端口SRAM的第一控制管PG1-A，第二有源区中形成有双端口SRAM的第二控制管PG1-B，第三有源区中形成有双端口SRAM的第一上拉管PU1，第四有源区中形成有双端口SRAM的第二上拉管PU2，第五有源区中形成有双端口SRAM的第三控制管PG2-B，第六有源区中形成有双端口SRAM的第四控制管PG2-A和双端口SRAM的第二下拉管PD2；第一下拉管PD1和第一上拉管PU1的栅极结构由第一多晶硅形成，第一控制管PG1-A和第二控制管PG1-B的栅极结构由第二多晶硅形成，第二下拉管PD2和第二上拉管PU2的栅极结构由第三多晶硅形成，第四控制管PG2-A和第三控制管PG2-B的栅极结构由第四多晶硅形成；
第一接触孔，位于第二控制管PG1-B的漏/源端和第一多晶硅上，以使第一下拉管PD1的栅极与第二控制管PG1-B的漏/源端形成电连接，其中第一接触孔的高度低于同层的其它接触孔的高度，并高于第一多晶硅的高度；
第四接触孔，位于第三控制管PG2-B的漏/源端和第三多晶硅上，以使第二下拉管PD2的栅极与第三控制管PG2-B的漏/源端形成电连接，其中第四接触孔的高度低于同层的其它接触孔的高度，并高于第三多晶硅的高度；
位于第一接触孔上的第一金属线，连接位于第一有源区上的第二接触孔和位于第三有源区上的第三接触孔，以使其形成由第一下拉管PD1和第一上拉管PU1组成的反向器的共节端，并第三多晶硅延伸至第三有源区上以与第三有源区上的第三接触孔形成电连接；以及
位于第四接触孔上的第二金属线，连接位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔，以使其形成由第二下拉管PD2和第二上拉管PU2组成的反向器的共节端，并第一多晶硅延伸至第四有源区上以与第四有源区上的第六接触孔形成电连接。
更进一步的，第一接触孔至第六接触孔中填充TiN、TaN或钨。
更进一步的，第一接触孔和第四接触孔中填充的导电材料与第二接触孔、第三接触孔、第五接触孔和第六接触孔中填充的导电材料不同。
更进一步的，第一上拉管PU1和第二上拉管PU2为P型半导体器件；第一下拉管PD1、第二下拉管PD2、第一控制管PG1-A、第二控制管PG1-B、第三控制管PG2-B和第四控制管PG2-A为N型半导体器件。
本发明还提供一种双端口SRAM的制造方法，包括：
S1：提供一半导体衬底，在该半导体衬底上由多个STI隔离出的依次排列的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区；
S2：生长栅氧化层，形成第一多晶硅，第一多晶硅依次通过第一有源区、第二有源区、第三有源区和第四有源区，并在第一有源区中形成双端口SRAM的第一下拉管PD1的栅极结构，在第三有源区中形成双端口SRAM的第一上拉管PU1的栅极结构；形成第二多晶硅，第二多晶硅依次通过第一有源区和第二有源区，并在第一有源区中形成双端口SRAM的第一控制管PG1-A的栅极结构，在第二有源区中形成双端口SRAM的第二控制管PG1-B的栅极结构；形成第三多晶硅，第三多晶硅依次通过第三有源区、第四有源区、第五有源区和第六有源区，并在第六有源区中形成双端口SRAM的第二下拉管PD2的栅极结构，在第四有源区中形成双端口SRAM的第二上拉管PU2的栅极结构；形成第四多晶硅，第四多晶硅依次通过第五有源区和第六有源区，并第五有源区中形成有双端口SRAM的第三控制管PG2-B的栅极结构，在第六有源区中形成有双端口SRAM的第四控制管PG2-A的栅极结构；通过离子注入在第一有源区上形成第一下拉管PD1和第一控制管PG1-A的源漏/源端，在第二有源区上形成第二控制管PG1-B的源漏/源端，在第三有源区上形成第一上拉管PU1的源漏/源端，在第四有源区上形成第二上拉管PU2的源漏/源端，在第五有源区上形成第三控制管PG2-B的源漏/源端，在第六有源区上形成第四控制管PG2-A和第二下拉管PD2的源漏/源端；
S3：形成第一层层间介质层ILD0，进行平坦化工艺，进行光刻刻蚀工艺形成第一接触孔和第四接触孔，第一接触孔位于第二控制管PG1-B的漏/源端和第一多晶硅上，第四接触孔位于第三控制管PG2-B的漏/源端和第三多晶硅上，并第一接触孔的高度高于第一多晶硅的高度，第四接触孔的高度高于第三多晶硅的高度，在第一接触孔和第四接触孔内形成导电材料，以使第一下拉管PD1的栅极与第二控制管PG1-B的漏/源端形成电连接，以使第二下拉管PD2的栅极与第三控制管PG2-B的漏/源端形成电连接；
S4：形成第二层层间介质层ILD1，其中第二层层间介质层ILD1的高度高于第一层层间介质层ILD0的高度，进行光刻刻蚀工艺形成位于第一有源区上的第二接触孔、位于第三有源区上的第三接触孔，位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔，以使第二接触孔、第三接触孔，第五接触孔和第六接触孔的高度高于第一接触孔和第四接触孔的高度，在第二接触孔、第三接触孔，第五接触孔和第六接触孔中填充导电材料，以使第二接触孔连接第一下拉管PD1的漏/源端，第三接触孔连接第一上拉管PU1的漏/源端，第五接触孔连接第二下拉管PD2的漏/源端，第六接触孔连接第二上拉管PU2的漏/源端；以及
S5：在第二层层间介质层ILD1上形成第一金属线和第二金属线，并使第一金属线连接位于第一有源区上的第二接触孔和位于第三有源区上的第三接触孔，以使其形成由第一下拉管PD1和第一上拉管PU1组成的反向器的共节端，并使第二金属线连接位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔，以使其形成由第二下拉管PD2和第二上拉管PU2组成的反向器的共节端；
其中，在步骤S4中第六接触孔还连接第一多晶硅，第三接触孔还连接第三多晶硅。
更进一步的，第一接触孔至第六接触孔中填充的导电材料为TiN、TaN或钨。
更进一步的，第一接触孔和第四接触孔中填充的导电材料与第二接触孔、第三接触孔、第五接触孔和第六接触孔中填充的导电材料不同。
更进一步的，在步骤S2中第一多晶硅在其长度方向上超出第一有源区，以形成第一多晶硅延长部；第三多晶硅在其长度方向上超出第六有源区，以形成第二多晶硅延长部。
更进一步的，在步骤S2中形成的第一上拉管PU1和第二上拉管PU2为P型半导体器件；在步骤S2中形成的第一下拉管PD1、第二下拉管PD2、第一控制管PG1-A、第二控制管PG1-B、第三控制管PG2-B和第四控制管PG2-A为N型半导体器件。
更进一步的，在步骤S5中形成的第一金属线位于第一接触孔的上方，但不与第一接触孔形成电连接；第二金属线位于第四接触孔的上方，但不与第四接触孔形成电连接。
本发明提供的双端口SRAM的版图和双端口SRAM及其制造方法，通过将包括第二控制管的第二有源区布局在包括第一下拉管的第一有源区与包括第一上拉管的第三有源区之间，并布局第一接触孔，第一接触孔位于第二控制管的漏/源端和用于形成第一下拉管的栅极的多晶硅上，使第二控制管的漏/源端和第一下拉管的栅极直接连接，将包括第三控制管的第五有源区布局在包括第二下拉管的第六有源区与包括第二上拉管的第四有源区之间，并布局第四接触孔，第四接触孔位于第三控制管的漏/源端和用于形成第二下拉管的栅极的多晶硅上，使第三控制管的漏/源端和第二下拉管的栅极直接连接，如此增加了双端口SRAM单元的对称性，使得SRAM单元读操作的速度匹配，而提高了读写速度。
附图说明
图1为典型的双端口SRAM的版图设计示意图；
图2为与图1所示的双端口SRAM对应的理想电路图；
图3为与图1所示的双端口SRAM对应的实际电路图；
图4为本发明一实施例的双端口SRAM的版图示意图；
图5a为沿图1中AA’线的剖面图；
图5b为沿沿图4中BB’线的剖面图；
图5c为沿沿图4中CC’线的剖面图；
图6a为根据图4所示的双端口SRAM的版图形成的双端口SRAM结构沿图4中的BB’线对应的在双端口SRAM结构的剖面图；
图6b为根据图4所示的双端口SRAM的版图形成的双端口SRAM结构沿图4中的CC’线对应的在双端口SRAM结构的剖面图；
图6c为根据图4所示的双端口SRAM的版图形成的双端口SRAM结构沿图4中的DD’线对应的在双端口SRAM结构的剖面图；
图6d为根据图4所示的双端口SRAM的版图形成的双端口SRAM结构沿图4中的EE’线对应的在双端口SRAM结构的剖面图。
图中主要元件附图标记说明如下：
201、第一有源区；202、第二有源区；203、第三有源区；204、第四有源区；205、第五有源区；206、第六有源区；301、第一多晶硅；302、第二多晶硅；303、第三多晶硅；304、第四多晶硅；401、第一接触孔；402、第二接触孔；403、第三接触孔；404、第四接触孔；405、第五接触孔；406、衬底；407、接触孔；408、接触孔；501、第一金属线；502、第二金属线；601、第一多晶硅延长部；602、第二多晶硅延长部。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，图1为典型的双端口SRAM的版图设计示意图。并请参阅图2，图2为与图1所示的双端口SRAM对应的理想电路图。如图1和图2所示，双端口SRAM由PU1和PU2两个PU管、PD1和PD2两个PD管以及PG1-A、PG1-B、PG2-A和PG2-B四个PG管组成，存在WL1和WL2两个WLs以及BL1/BLB1和BL2/BLB2两组BL/BLB，可以实现同时读的功能，其中选择管PG1-B和选择管PG2-B是单独的AA，而选择管PG1-A和选择管PG2-A则是和PD相连的AA。双端口SRAM的单元设计中选择管PG1-B对应BLB1，选择管PG2-B对应BLB2，选择管PG1-A对应BL1，选择管PG2-A对应BL2。WL1控制选择管PG1-B和选择管PG1-A，WL2控制选择管PG2-B和选择管PG2-A。
从图1可以看出，由于其中PG1-B的漏/源端是通过多晶硅线(Gate Line)连接到由PU2和PD2组成的反相器的输出端Qb，PG2-B的漏/源端是通过多晶硅线(Gate Line)连接到由PU1和PD1组成的反相器的输出端Q。所以其实际有效电路图如图3所示，图3为与图1所示的双端口SRAM对应的实际电路图，如图3所示，在PG1-B和PG2-B与反相器的输出端Qb和Q之间有R-gate串联电阻，由于此串联电阻的存在，导致双端口SRAM从物理结构上就是不对称的，具有天生的缺陷，读“0”和读“1”的速度是不同的。
例如，当Q＝”0”,Qb＝”1”,BL1端的读电流Iread是通过PG1-A以及PD1到达Vss，而对于BLB2端的读电流Iread是通过PG2-B、R-Gate(Gate_PD2+Gate_PU2)以及PD1到达Vss，由于R-Gate分压，BLB2端Iread会低于BL1端Iread，从而使得两端的读出速度不同。以28LP为例，Iread约为40uA/cell：R-Gate约为17个方块电x～35ohm/sq(silicidePOLYRs)～600ohm,R-Gate电压降达～24mV，使得BL1和BLB2端的Iread相差较大，对于同样的SRAM电路，BLB2端读出正确数据需要的时间比BL1端要长很多。导致双端口SRAM单元的不对称性，使得SRAM单元读操作的速度不匹配，而降低了读写速度。
在本发明一实施例中，提供一种双端口SRAM的版图，可参阅图4，图4为本发明一实施例的双端口SRAM的版图示意图。本发明提供的双端口SRAM的版图，包括：依次排布的第一有源区201、第二有源区202、第三有源区203、第四有源区204、第五有源区205和第六有源区206，第一有源区201中形成有双端口SRAM的第一下拉管PD1和双端口SRAM的第一控制管PG1-A，第二有源区202中形成有双端口SRAM的第二控制管PG1-B，第三有源区203中形成有双端口SRAM的第一上拉管PU1，第四有源区204中形成有双端口SRAM的第二上拉管PU2，第五有源区205中形成有双端口SRAM的第三控制管PG2-B，第六有源区206中形成有双端口SRAM的第四控制管PG2-A和双端口SRAM的第二下拉管PD2；
第一下拉管PD1和第一上拉管PU1的栅极结构由第一多晶硅301形成，第一控制管PG1-A和第二控制管PG1-B的栅极结构由第二多晶硅302形成，第二下拉管PD2和第二上拉管PU2的栅极结构由第三多晶硅303形成，第四控制管PG2-A和第三控制管PG2-B的栅极结构由第四多晶硅304形成；
第一接触孔401，位于第二控制管PG1-B的漏/源端和用于形成第一下拉管PD1和第一上拉管PU1的栅极的第一多晶硅301上，其中第一接触孔401的高度低于同层的其它接触孔的高度，并高于第一多晶硅301的高度；
第一金属线501，连接位于第一有源区201上的第二接触孔402和位于第三有源区203上的第三接触孔403；
第四接触孔404，位于第三控制管PG2-B的漏/源端和用于形成第二下拉管PD2和第二上拉管PU2的栅极的第三多晶硅303上，其中第四接触孔404的高度低于同层的其它接触孔的高度，并高于第三多晶硅303的高度；
第二金属线502，连接位于第六有源区206上的第五接触孔405和位于第四有源区204上的第六接触孔406。
如此，使第二控制管PG1-B的漏/源端和第一下拉管PD1的栅极直接连接，第一下拉管PD1的栅极再通过接触孔和金属线连接PU2和PD2组成的反相器的输出端Qb，如此避免了现有技术中PG1-B的漏/源端通过多晶硅线连接到由PU2和PD2组成的反相器的输出端Qb而引入的串联电阻的问题；同样的，使第三控制管PG2-B的漏/源端和第二下拉管PD2的栅极直接连接，第二下拉管PD2的栅极再通过接触孔和金属线连接PU1和PD1组成的反相器的输出端Q，如此避免了现有技术中第三控制管PG2-B的漏/源端通过多晶硅线连接到由PU1和PD1组成的反相器的输出端Q而引入的串联电阻的问题，进而增加了双端口SRAM单元的对称性，使得SRAM单元读操作的速度匹配，而提高了读写速度。
具体的，在本发明一实施例中，请再参阅图4，如图4所示，第一多晶硅301在其长度方向上超出第一有源区201，以形成第一多晶硅延长部(endcap)601。如图4所示，第一多晶硅301的长度方向为第一下拉管PD1和第一上拉管PU1的栅极结构排布的方向。另，第三多晶硅303在其长度方向上超出第六有源区206，以形成第二多晶硅延长部(endcap)602。如图4所示，第三多晶硅303的长度方向为第二下拉管PD2和第二上拉管PU2的栅极结构排布的方向。形成第一多晶硅延长部(endcap)601和第二多晶硅延长部(endcap)602可为制程留足够的余量，以形成第一下拉管PD1和第二上拉管PU2的完整的栅极结构。
具体的，在本发明一实施例中，请再参阅图4，如图4所示，第一多晶硅301进一步延伸至第四有源区204，并与第四有源区204上的第六接触孔406连接。第三多晶硅303进一步延伸至第三有源区203，并与第三有源区203上的第三接触孔403连接。
具体的，在本发明一实施例中，请再参阅图4，如图4所示，第一控制管PG1-A和第二控制管PG1-B的栅极通过位于第二多晶硅302上的接触孔连接第一字线WL1；第四控制管PG2-A和第三控制管PG2-B的栅极通过位于第四多晶硅304上的接触孔连接第二字线WL2。
具体的，在本发明一实施例中，请再参阅图4，如图4所示，位于第一有源区201上的一接触孔连接接地端Vss，位于第一有源区201上的一接触孔连接第一位线BL1；位于第二有源区202上的一接触孔连接第二位线BLB1；位于第三有源区203上的一接触孔连接电压端Vdd；位于第四有源区204上的一接触孔连接电压端Vdd；位于第五有源区205上的一接触孔连接第三位线BLB2；位于第六有源区206上的一接触孔连接第四位线BL2，位于第六有源区206上的一接触孔连接接地端Vss，其中第一位线BL1和第二位线BLB1组成一对互为反相的位线结构，第三位线BLB2和第四位线BL2组成一对互为反相的位线结构。
进一步的，请参阅图5a、5b和5c，图5a为沿图1中AA’线的剖面图，图5b为沿沿图4中BB’线的剖面图，图5c为沿沿图4中CC’线的剖面图，如图5a所示，位于第二控制管PG1-B的漏/源端和用于形成第一下拉管PD1和第一上拉管PU1的栅极的多晶硅上的接触孔104的高度与同层的接触孔105的高度相同，均可连接至上层的金属线，如M1。但本发明一实施例中，如上所述并结合如图5b和5c所示，第一接触孔401的高度低于同层的其它接触孔(如接触孔407、第二接触孔、第三接触孔，第五接触孔和第六接触孔)的高度，并高于第一多晶硅301的高度，如此第一接触孔401不会连接至位于其上的第一金属线501，而避免以本发明一实施例的版图形成的双端口SRAM电路失效。第四接触孔404的高度与第一接触孔401的高度相同，再次不再赘述。
在本发明一实施例中，还提供一种形成于半导体衬底上的双端口SRAM结构。
具体的，请参阅图6a、6b、6c和6d，其中图6a为根据图4所示的双端口SRAM的版图形成的双端口SRAM结构沿图4中的BB’线对应的在双端口SRAM结构的剖面图，其中图6b为根据图4所示的双端口SRAM的版图形成的双端口SRAM结构沿图4中的CC’线对应的在双端口SRAM结构的剖面图，图6c为根据图4所示的双端口SRAM的版图形成的双端口SRAM结构沿图4中的DD’线对应的在双端口SRAM结构的剖面图，图6d为根据图4所示的双端口SRAM的版图形成的双端口SRAM结构沿图4中的EE’线对应的在双端口SRAM结构的剖面图。如图6a、6b、6c和6d所示，其中该半导体衬底上包括由多个STI(浅沟槽隔离区)610隔离出的依次排列的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区；第一有源区中形成有双端口SRAM的第一下拉管PD1和双端口SRAM的第一控制管PG1-A，第二有源区中形成有双端口SRAM的第二控制管PG1-B，第三有源区中形成有双端口SRAM的第一上拉管PU1，第四有源区中形成有双端口SRAM的第二上拉管PU2，第五有源区中形成有双端口SRAM的第三控制管PG2-B，第六有源区中形成有双端口SRAM的第四控制管PG2-A和双端口SRAM的第二下拉管PD2；
第一下拉管PD1和第一上拉管PU1的栅极结构由第一多晶硅301形成，第一控制管PG1-A和第二控制管PG1-B的栅极结构由第二多晶硅形成，第二下拉管PD2和第二上拉管PU2的栅极结构由第三多晶硅303形成，第四控制管PG2-A和第三控制管PG2-B的栅极结构由第四多晶硅形成；
第一接触孔401，位于第二控制管PG1-B的漏/源端和第一多晶硅301上，以使第一下拉管PD1的栅极与第二控制管PG1-B的漏/源端形成电连接，其中第一接触孔401的高度低于同层的其它接触孔(如接触孔407、第二接触孔、第三接触孔，第五接触孔和第六接触孔)的高度，并高于第一多晶硅301的高度；
第四接触孔404，位于第三控制管PG2-B的漏/源端和第三多晶硅303上，以使第二下拉管PD2的栅极与第三控制管PG2-B的漏/源端形成电连接，其中第四接触孔404的高度低于同层的其它接触孔(如接触孔408、第二接触孔、第三接触孔，第五接触孔和第六接触孔)的高度，并高于第三多晶硅303的高度；
位于第一接触孔401上的第一金属线，连接位于第一有源区上的第二接触孔和位于第三有源区上的第三接触孔，以使其形成由第一下拉管PD1和第一上拉管PU1组成的反向器的共节端(对应图2中的Q)，并第三多晶硅303延伸至第三有源区203上以与第三有源区上的第三接触孔形成电连接；位于第四接触孔404上的第二金属线，连接位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔，以使其形成由第二下拉管PD2和第二上拉管PU2组成的反向器的共节端(对应图2中的Qb)，并第一多晶硅301延伸至第四有源区上以与第四有源区上的第六接触孔形成电连接。其中相同的器件与图1至图5采用同样的附图标记。
在本发明一实施例中，第一接触孔401至第六接触孔406中均填充导电材料。具体的，在本发明一实施例中，第一接触孔401至第四接触孔406中填充TiN、TaN或钨。
在本发明一实施例中，第一接触孔和第四接触孔中填充的导电材料与第二接触孔、第三接触孔、第五接触孔和第六接触孔中填充的导电材料不同。
在本发明一实施例中，第一上拉管PU1和第二上拉管PU2为P型半导体器件，如PFET；第一下拉管PD1、第二下拉管PD2、第一控制管PG1-A、第二控制管PG1-B、第三控制管PG2-B和第四控制管PG2-A为N型半导体器件，如NFET。
在本发明一实施例中，提供一种双端口SRAM的制造方法，该双端口SRAM的制造方法包括：
S1：提供一半导体衬底，在该半导体衬底上由多个STI(浅沟槽隔离区)隔离出的依次排列的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区；
S2：生长栅氧化层，形成第一多晶硅，第一多晶硅依次通过第一有源区、第二有源区、第三有源区和第四有源区，并在第一有源区中形成双端口SRAM的第一下拉管PD1的栅极结构，在第三有源区中形成双端口SRAM的第一上拉管PU1的栅极结构；形成第二多晶硅，第二多晶硅依次通过第一有源区和第二有源区，并在第一有源区中形成双端口SRAM的第一控制管PG1-A的栅极结构，在第二有源区中形成双端口SRAM的第二控制管PG1-B的栅极结构；形成第三多晶硅，第三多晶硅依次通过第三有源区、第四有源区、第五有源区和第六有源区，并在第六有源区中形成双端口SRAM的第二下拉管PD2的栅极结构，在第四有源区中形成双端口SRAM的第二上拉管PU2的栅极结构；形成第四多晶硅，第四多晶硅依次通过第五有源区和第六有源区，并第五有源区中形成有双端口SRAM的第三控制管PG2-B的栅极结构，在第六有源区中形成有双端口SRAM的第四控制管PG2-A的栅极结构；并通过离子注入在第一有源区上形成第一下拉管PD1和第一控制管PG1-A的源漏/源端，在第二有源区上形成第二控制管PG1-B的源漏/源端，在第三有源区上形成第一上拉管PU1的源漏/源端，在第四有源区上形成第二上拉管PU2的源漏/源端，在第五有源区上形成第三控制管PG2-B的源漏/源端，在第六有源区上形成第四控制管PG2-A和第二下拉管PD2的源漏/源端；
S3：形成第一层层间介质层ILD0，进行平坦化工艺，进行光刻刻蚀工艺形成第一接触孔和第四接触孔，第一接触孔位于第二控制管PG1-B的漏/源端和第一多晶硅上，第四接触孔位于第三控制管PG2-B的漏/源端和第三多晶硅上，并第一接触孔的高度高于第一多晶硅的高度，第四接触孔的高度高于第三多晶硅的高度，在第一接触孔和第四接触孔内形成导电材料，以使第一下拉管PD1的栅极与第二控制管PG1-B的漏/源端形成电连接，以使第二下拉管PD2的栅极与第三控制管PG2-B的漏/源端形成电连接；
S4：形成第二层层间介质层ILD1，其中第二层层间介质层ILD1的高度高于第一层层间介质层ILD0的高度，进行光刻刻蚀工艺形成位于第一有源区上的第二接触孔、位于第三有源区上的第三接触孔，位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔，以使第二接触孔、第三接触孔，第五接触孔和第六接触孔的高度高于第一接触孔和第四接触孔的高度，在第二接触孔、第三接触孔，第五接触孔和第六接触孔中填充导电材料，以使第二接触孔连接第一下拉管PD1的漏/源端，第三接触孔连接第一上拉管PU1的漏/源端，第五接触孔连接第二下拉管PD2的漏/源端，第六接触孔连接第二上拉管PU2的漏/源端；
S5：在第二层层间介质层ILD1上形成第一金属线和第二金属线，并使第一金属线连接位于第一有源区上的第二接触孔和位于第三有源区上的第三接触孔，以使其形成由第一下拉管PD1和第一上拉管PU1组成的反向器的共节端，并使第二金属线连接位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔，以使其形成由第二下拉管PD2和第二上拉管PU2组成的反向器的共节端。
在本发明一实施例中，第一接触孔至第六接触孔中填充的导电材料为TiN、TaN或钨。
在本发明一实施例中，第一接触孔和第四接触孔中填充的导电材料与第二接触孔、第三接触孔、第五接触孔和第六接触孔中填充的导电材料不同。在本发明一实施例中，在步骤S4中第六接触孔还连接第一多晶硅，第三接触孔还连接第三多晶硅。
在本发明一实施例中，在步骤S2中第一多晶硅在其长度方向上超出第一有源区，以形成第一多晶硅延长部(endcap)；第三多晶硅在其长度方向上超出第六有源区，以形成第二多晶硅延长部(endcap)。
在本发明一实施例中，在步骤S2中形成的第一上拉管PU1和第二上拉管PU2为P型半导体器件，如PFET；在步骤S2中形成的第一下拉管PD1、第二下拉管PD2、第一控制管PG1-A、第二控制管PG1-B、第三控制管PG2-B和第四控制管PG2-A为N型半导体器件，如NFET。
在本发明一实施例中，在步骤S5中形成的第一金属线位于第一接触孔的上方，但不与第一接触孔形成电连接；第二金属线位于第四接触孔的上方，但不与第四接触孔形成电连接。
综上所述，通过将包括第二控制管PG1-B的第二有源区202布局在包括第一下拉管PD1的第一有源区201与包括第一上拉管PU1的第三有源区203之间，并布局第一接触孔401，第一接触孔401位于第二控制管PG1-B的漏/源端和用于形成第一下拉管PD1和第一上拉管PU1的栅极的多晶硅上，使第二控制管PG1-B的漏/源端和第一下拉管PD1的栅极直接连接，第一下拉管PD1的栅极再通过接触孔和金属线连接PU2和PD2组成的反相器的输出端，如此避免了现有技术中PG1-B的漏/源端通过多晶硅线连接到由PU2和PD2组成的反相器的输出端Qb而引入的串联电阻的问题；同样的，将包括第三控制管PG2-B的第五有源区205布局在包括第二下拉管PD2的第六有源区206与包括第二上拉管PU2的第四有源区204之间，并布局第四接触孔404，第四接触孔404位于第三控制管PG2-B的漏/源端和用于形成第二下拉管PD2和第二上拉管PU2的栅极的多晶硅上，使第三控制管PG2-B的漏/源端和第二下拉管PD2的栅极直接连接，第二下拉管PD2的栅极再通过接触孔和金属线连接PU1和PD1组成的反相器的输出端Q，如此避免了现有技术中第三控制管PG2-B的漏/源端通过多晶硅线连接到由PU1和PD1组成的反相器的输出端Q而引入的串联电阻的问题，进而增加了双端口SRAM单元的对称性，使得SRAM单元读操作的速度匹配，而提高了读写速度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (15)
1.一种双端口SRAM的版图，其特征在于，包括：
依次排布的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区，第一有源区中形成有双端口SRAM的第一下拉管PD1和双端口SRAM的第一控制管PG1-A，第二有源区中形成有双端口SRAM的第二控制管PG1-B，第三有源区中形成有双端口SRAM的第一上拉管PU1，第四有源区中形成有双端口SRAM的第二上拉管PU2，第五有源区中形成有双端口SRAM的第三控制管PG2-B，第六有源区中形成有双端口SRAM的第四控制管PG2-A和双端口SRAM的第二下拉管PD2；
第一下拉管PD1和第一上拉管PU1的栅极结构由第一多晶硅形成，第一控制管PG1-A和第二控制管PG1-B的栅极结构由第二多晶硅形成，第二下拉管PD2和第二上拉管PU2的栅极结构由第三多晶硅形成，第四控制管PG2-A和第三控制管PG2-B的栅极结构由第四多晶硅形成；
第一接触孔，位于第二控制管PG1-B的漏/源端和用于形成第一下拉管PD1和第一上拉管PU1的栅极的第一多晶硅上，其中第一接触孔的高度低于同层的其它接触孔的高度，并高于第一多晶硅的高度；
第一金属线，连接位于第一有源区上的第二接触孔和位于第三有源区上的第三接触孔；
第四接触孔，位于第三控制管PG2-B的漏/源端和用于形成第二下拉管PD2和第二上拉管PU2的栅极的第三多晶硅上，其中第四接触孔的高度低于同层的其它接触孔的高度，并高于第三多晶硅的高度；以及
第二金属线，连接位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔；
其中，第一多晶硅进一步延伸至第四有源区，并与第四有源区上的第六接触孔连接；第三多晶硅进一步延伸至第三有源区，并与第三有源区上的第三接触孔连接。
2.根据权利要求1所述的双端口SRAM的版图，其特征在于，第一多晶硅在其长度方向上超出第一有源区，以形成第一多晶硅延长部。
3.根据权利要求1所述的双端口SRAM的版图，其特征在于，第三多晶硅在其长度方向上超出第六有源区，以形成第二多晶硅延长部。
4.根据权利要求1所述的双端口SRAM的版图，其特征在于，第一控制管PG1-A和第二控制管PG1-B的栅极通过位于第二多晶硅上的接触孔连接第一字线WL1；第四控制管PG2-A和第三控制管PG2-B的栅极通过位于第四多晶硅上的接触孔连接第二字线WL2。
5.根据权利要求1所述的双端口SRAM的版图，其特征在于，位于第一有源区上的一接触孔连接接地端Vss，位于第一有源区上的一接触孔连接第一位线BL1；位于第二有源区上的一接触孔连接第二位线BLB1；位于第三有源区上的一接触孔连接电压端Vdd；位于第四有源区上的一接触孔连接电压端Vdd；位于第五有源区上的一接触孔连接第三位线BLB2；位于第六有源区上的一接触孔连接第四位线BL2，位于第六有源区上的一接触孔连接接地端Vss，其中第一位线BL1和第二位线BLB1组成一对互为反相的位线结构，第三位线BLB2和第四位线BL2组成一对互为反相的位线结构。
6.一种形成于半导体衬底上的双端口SRAM结构，其特征在于，包括：
半导体衬底，包括由多个STI隔离出的依次排列的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区；
第一有源区中形成有双端口SRAM的第一下拉管PD1和双端口SRAM的第一控制管PG1-A，第二有源区中形成有双端口SRAM的第二控制管PG1-B，第三有源区中形成有双端口SRAM的第一上拉管PU1，第四有源区中形成有双端口SRAM的第二上拉管PU2，第五有源区中形成有双端口SRAM的第三控制管PG2-B，第六有源区中形成有双端口SRAM的第四控制管PG2-A和双端口SRAM的第二下拉管PD2；
第一下拉管PD1和第一上拉管PU1的栅极结构由第一多晶硅形成，第一控制管PG1-A和第二控制管PG1-B的栅极结构由第二多晶硅形成，第二下拉管PD2和第二上拉管PU2的栅极结构由第三多晶硅形成，第四控制管PG2-A和第三控制管PG2-B的栅极结构由第四多晶硅形成；
第一接触孔，位于第二控制管PG1-B的漏/源端和第一多晶硅上，以使第一下拉管PD1的栅极与第二控制管PG1-B的漏/源端形成电连接，其中第一接触孔的高度低于同层的其它接触孔的高度，并高于第一多晶硅的高度；
第四接触孔，位于第三控制管PG2-B的漏/源端和第三多晶硅上，以使第二下拉管PD2的栅极与第三控制管PG2-B的漏/源端形成电连接，其中第四接触孔的高度低于同层的其它接触孔的高度，并高于第三多晶硅的高度；
位于第一接触孔上的第一金属线，连接位于第一有源区上的第二接触孔和位于第三有源区上的第三接触孔，以使其形成由第一下拉管PD1和第一上拉管PU1组成的反向器的共节端，并第三多晶硅延伸至第三有源区上以与第三有源区上的第三接触孔形成电连接；以及
位于第四接触孔上的第二金属线，连接位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔，以使其形成由第二下拉管PD2和第二上拉管PU2组成的反向器的共节端，并第一多晶硅延伸至第四有源区上以与第四有源区上的第六接触孔形成电连接。
7.根据权利要求6所述的双端口SRAM结构，其特征在于，第一接触孔至第六接触孔中填充TiN、TaN或钨。
8.根据权利要求6所述的双端口SRAM结构，其特征在于，第一接触孔和第四接触孔中填充的导电材料与第二接触孔、第三接触孔、第五接触孔和第六接触孔中填充的导电材料不同。
9.根据权利要求6所述的双端口SRAM结构，其特征在于，第一上拉管PU1和第二上拉管PU2为P型半导体器件；第一下拉管PD1、第二下拉管PD2、第一控制管PG1-A、第二控制管PG1-B、第三控制管PG2-B和第四控制管PG2-A为N型半导体器件。
10.一种双端口SRAM的制造方法，其特征在于，包括：
S1：提供一半导体衬底，在该半导体衬底上由多个STI隔离出的依次排列的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区和第六有源区；
S2：生长栅氧化层，形成第一多晶硅，第一多晶硅依次通过第一有源区、第二有源区、第三有源区和第四有源区，并在第一有源区中形成双端口SRAM的第一下拉管PD1的栅极结构，在第三有源区中形成双端口SRAM的第一上拉管PU1的栅极结构；形成第二多晶硅，第二多晶硅依次通过第一有源区和第二有源区，并在第一有源区中形成双端口SRAM的第一控制管PG1-A的栅极结构，在第二有源区中形成双端口SRAM的第二控制管PG1-B的栅极结构；形成第三多晶硅，第三多晶硅依次通过第三有源区、第四有源区、第五有源区和第六有源区，并在第六有源区中形成双端口SRAM的第二下拉管PD2的栅极结构，在第四有源区中形成双端口SRAM的第二上拉管PU2的栅极结构；形成第四多晶硅，第四多晶硅依次通过第五有源区和第六有源区，并第五有源区中形成有双端口SRAM的第三控制管PG2-B的栅极结构，在第六有源区中形成有双端口SRAM的第四控制管PG2-A的栅极结构；通过离子注入在第一有源区上形成第一下拉管PD1和第一控制管PG1-A的源漏/源端，在第二有源区上形成第二控制管PG1-B的源漏/源端，在第三有源区上形成第一上拉管PU1的源漏/源端，在第四有源区上形成第二上拉管PU2的源漏/源端，在第五有源区上形成第三控制管PG2-B的源漏/源端，在第六有源区上形成第四控制管PG2-A和第二下拉管PD2的源漏/源端；
S3：形成第一层层间介质层ILD0，进行平坦化工艺，进行光刻刻蚀工艺形成第一接触孔和第四接触孔，第一接触孔位于第二控制管PG1-B的漏/源端和第一多晶硅上，第四接触孔位于第三控制管PG2-B的漏/源端和第三多晶硅上，并第一接触孔的高度高于第一多晶硅的高度，第四接触孔的高度高于第三多晶硅的高度，在第一接触孔和第四接触孔内形成导电材料，以使第一下拉管PD1的栅极与第二控制管PG1-B的漏/源端形成电连接，以使第二下拉管PD2的栅极与第三控制管PG2-B的漏/源端形成电连接；
S4：形成第二层层间介质层ILD1，其中第二层层间介质层ILD1的高度高于第一层层间介质层ILD0的高度，进行光刻刻蚀工艺形成位于第一有源区上的第二接触孔、位于第三有源区上的第三接触孔，位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔，以使第二接触孔、第三接触孔，第五接触孔和第六接触孔的高度高于第一接触孔和第四接触孔的高度，在第二接触孔、第三接触孔，第五接触孔和第六接触孔中填充导电材料，以使第二接触孔连接第一下拉管PD1的漏/源端，第三接触孔连接第一上拉管PU1的漏/源端，第五接触孔连接第二下拉管PD2的漏/源端，第六接触孔连接第二上拉管PU2的漏/源端；以及
S5：在第二层层间介质层ILD1上形成第一金属线和第二金属线，并使第一金属线连接位于第一有源区上的第二接触孔和位于第三有源区上的第三接触孔，以使其形成由第一下拉管PD1和第一上拉管PU1组成的反向器的共节端，并使第二金属线连接位于第六有源区上的第五接触孔和位于第四有源区上的第六接触孔，以使其形成由第二下拉管PD2和第二上拉管PU2组成的反向器的共节端；
其中，在步骤S4中第六接触孔还连接第一多晶硅，第三接触孔还连接第三多晶硅。
11.根据权利要求10所述的双端口SRAM的制造方法，其特征在于，第一接触孔至第六接触孔中填充的导电材料为TiN、TaN或钨。
12.根据权利要求10所述的双端口SRAM的制造方法，其特征在于，第一接触孔和第四接触孔中填充的导电材料与第二接触孔、第三接触孔、第五接触孔和第六接触孔中填充的导电材料不同。
13.根据权利要求10所述的双端口SRAM的制造方法，其特征在于，在步骤S2中第一多晶硅在其长度方向上超出第一有源区，以形成第一多晶硅延长部；第三多晶硅在其长度方向上超出第六有源区，以形成第二多晶硅延长部。
14.根据权利要求10所述的双端口SRAM的制造方法，其特征在于，在步骤S2中形成的第一上拉管PU1和第二上拉管PU2为P型半导体器件；在步骤S2中形成的第一下拉管PD1、第二下拉管PD2、第一控制管PG1-A、第二控制管PG1-B、第三控制管PG2-B和第四控制管PG2-A为N型半导体器件。
15.根据权利要求10所述的双端口SRAM的制造方法，其特征在于，在步骤S5中形成的第一金属线位于第一接触孔的上方，但不与第一接触孔形成电连接；第二金属线位于第四接触孔的上方，但不与第四接触孔形成电连接。
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