CN109727980A - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构及其制造方法，上述半导体结构为双端口静态随机存取存储单元，存储单元包括多个晶体管，多个晶体管包括第一下拉管和第二下拉管，第一下拉管包括并联的多个第一下拉子管，第二下拉管包括并联的多个第二下拉子管，多个第一下拉子管的多个栅极之间相互平行，多个第二下拉子管的多个栅极之间相互平行，多个第一下拉子管的多个栅极通过第一栅极连接件连接，多个第二下拉子管的多个栅极通过第二栅极连接件连接，第一栅极连接件和第二栅极连接件所在的平面不同于上述栅极所在的平面。通过本发明提供的制造方法作制造的上述半导体结构，能够有效改善器件的电性匹配，提高器件良率。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体结构及其制造方法领域，尤其涉及一种双端口静态随机存取存储器的结构及其制造方法。
背景技术
自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家们和工程师们已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，一个硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。
静态随机存取存储器(SRAM)一般使用于集成电路(简称为IC)中。SRAM器件的特色是储存的数据不会被更新(Refresh)。典型的SRAM单元包括2个传输栅极晶体管(Pass-gateTransistor)，数据位可通过该传输栅极晶体管自SRAM单元中读取出来或写入SRAM单元中。这类型的SRAM单元为单端口(Single Port)SRAM单元。另一类型的SRAM单元则是双端口(Dual Port)SRAM单元，且每一SRAM单元具有4个传输栅极晶体管。由于双端口(Dual Port)SRAM器件允许并行操作，诸如在一个周期中1R(读)1W(写)或2R(读)，因而其带宽高于单端口SRAM的带宽而备受业内瞩目。
请参考图1，图1示出了双端口SRAM单元的电路结构示意图。具体的，图1中示出的具有8个晶体管的双端口SRAM单元，其具有上拉晶体管(Pull-up Transistor)PUl与PU2以及下拉晶体管(Pull-down Transistor)PDl与PD2。传输栅极晶体管PG-lA与PG-1B形成双端口SRAM单元的第一连接端口，而传输栅极晶体管PG-2A与PG-2B形成双端口SRAM单元的第二连接端口。传输栅极晶体管PG-lA与PG-1B的栅极由字线WL1来控制，而传输栅极晶体管PG-2A与PG-2B的栅极由字线WL2来控制。由上拉晶体管PUl与PU2以及下拉晶体管PDl与PD2形成闩锁(Latch)存储位数据。利用位线BL1与BLB1，经由第一连接端口可读取储存的位，或者利用位线BL2与BLB2，经由第二连接端口读取储存的位。相反的，经由第一连接端口或第二连接端口可将位数据写入至SRAM单元。
为了支持平行操作(其中两个连接端口可能同时在开启“On”状态)，下拉晶体管PDl与PD2分别需承载两次由传输栅极晶体管PG-lA到PG-2A的驱动电流。为了使流经PD1和PD2的电流分散均匀，可以将PD1设置为两个下拉晶体管PD1-1和PD1-2相互连接，将PD2设置为PD2-1和PD2-2(请参考图2)。若有需要，可连接三个或更多下拉晶体管以当作单一下拉晶体管，如此将可使电流更为均匀分散。
这就需要本领域技术人员在涉及上述双端SRAM单元的版图时考虑将PD1-1和PD1-2的栅极相互连接，将PD2-1和PD2-2的栅极相互连接。现有工艺中，在形成双端SRAM单元多个晶体管的栅极时，直接通过图案化形成PD1-1和PD1-2的栅极之间、PD2-1和PD2-2的栅极之间的连接。图3示出了上述连接的示意图。由于光刻(lithography)中的光学干涉衍射以及刻蚀(etch)的micro-loading等工艺变量导致连接部的corner rounding(拐角处的有效栅极变胖，如图3中虚线框所示出的)，即，使得Leff变大。
上述制造工艺在工艺特征尺寸比较大的时候不会有很大问题，并且是最直接简洁的方法。但如前所述，随着特征尺寸缩小，上述工艺带来的leff变化占据的权重越来越高，由于工艺的不确定性，使得晶体管的Leff不确定，伴随着版图左右不对称的随机性，导致双端SRAM单元性能变差，影响SRAM Cell内的器件匹配，从而影响产品良率。
有鉴于此，亟需要设计一种新的器件版图来改善上述corner rounding的问题，以改善器件的电性匹配，增大工艺窗口。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
为了改善上述corner rounding的问题，以改善器件的电性匹配，增大工艺窗口，本发明提供了一种双端口静态随机存取存储单元的半导体结构，上述双端口静态随机存取存储单元包括多个晶体管，上述多个晶体管包括第一下拉管和第二下拉管，其中，上述第一下拉管包括并联的多个第一下拉子管，上述多个第一下拉子管共享沿第一方向延伸的第一下拉管有源区，上述第二下拉管包括并联的多个第二下拉子管，上述多个第二下拉子管共享沿第一方向延伸的第二下拉管有源区；上述多个第一下拉子管的多个栅极之间相互平行且沿第二方向延伸，上述多个第二下拉子管的多个栅极之间相互平行且沿上述第二方向延伸，上述第二方向垂直于上述第一方向；上述半导体结构还包括第一栅极连接件和第二栅极连接件，上述第一栅极连接件短接上述多个第一下拉子管的多个栅极，上述第二栅极连接件短接上述多个第二下拉子管的多个栅极；以及上述第一栅极连接件和上述第二栅极连接件所在的第一连接层与上述多个第一下拉子管的多个栅极和上述多个第二下拉子管的多个栅极所在的栅极层位于不同的平面。
在上述的实施例中，可选的，上述第一连接层位于上述栅极层的上方；上述第一栅极连接件包括第一栅极金属线，上述多个第一下拉子管的多个栅极与上述第一栅极金属线之间通过沿半导体结构高度延伸的多个第一栅极接触件连接；以及上述第二栅极连接件包括第二栅极金属线，上述多个第二下拉子管的多个栅极与上述第二栅极金属线之间通过沿半导体结构高度延伸的多个第二栅极接触件连接。
在上述的实施例中，可选的，上述多个晶体管还包括第一上拉管、第二上拉管、第一组传输门管和第二组传输门管，其中上述第一上拉管包括第一上拉管有源区和第一上拉管栅极，上述第二上拉管包括第二上拉管有源区和第二上拉管栅极，上述第一上拉管有源区和上述第二上拉管有源区相互平行且沿上述第一方向延伸；上述第一组传输门管包括第一端口门管和第二端口门管，上述第一端口门管和上述第二端口门管共享沿上述第一方向延伸的第一门管有源区；上述第二组传输门管包括第三端口门管和第四端口门管，上述第三端口门管和上述第四端口门管共享沿上述第一方向延伸的第二门管有源区；上述半导体结构还包括第一节点连接件和第二节点连接件，其中，上述第一节点连接件短接位于上述第一门管有源区中的上述第一组传输门管的源端、位于上述第一上拉管有源区的上述第一上拉管的漏端和位于上述第一下拉管有源区中的上述多个第一下拉子管的多个漏端；上述第二节点连接件短接位于上述第二门管有源区中的上述第二组传输门管的源端、位于上述第二上拉管有源区的上述第二上拉管的漏端和位于上述第二下拉管有源区中的上述多个第二下拉子管的多个漏端；以及上述第一节点连接件和上述第二节点连接件位于第二连接层，上述第一连接层和上述第二连接层位于不同的平面。
在上述的实施例中，可选的，上述第一栅极连接件包括沿上述第一方向延伸的第一栅极金属线，上述第二栅极连接件包括沿上述第二方向延伸的第二栅极金属线；以及上述第一节点连接件包括沿上述第二方向延伸的第一节点金属线，上述第二节点连接件包括沿上述第二方向延伸的第二节点金属线。
在上述的实施例中，可选的，上述第一连接层位于上述栅极层与上述第二连接层之间；上述第一栅极金属线与上述多个第一下拉子管的多个栅极之间通过多个第一栅极触点连接，上述第二栅极金属线与上述多个第二下拉子管的多个栅极之间通过多个第二栅极触点连接；以及上述第一节点金属线与上述第一组传输门管的源端、上述第一上拉管的漏端和上述多个第一下拉子管的多个漏端之间通过穿过上述第一连接层的多个第一节点接触件连接，上述第二节点金属线与上述第二组传输门管的源端、上述第二上拉管的漏端和上述多个第二下拉子管的多个漏端之间通过穿过上述第一连接层的多个第二节点接触件连接。
在上述的实施例中，可选的，上述多个第一节点接触件进一步包括位于上述第一连接层中的多个第一漏端触点、第一源端触点以及连接上述多个第一漏端触点的第一漏端金属线，上述多个第二节点接触件进一步包括多个第二漏端触点、第二源端触点以及连接上述多个第二漏端触点的第二漏端金属线，其中，上述多个第一漏端触点引出上述多个第一下拉子管的多个漏端、上述第一上拉管的漏端，上述第一源端触点引出上述第一组传输门管的源端，上述多个第二漏端触点引出上述多个第二下拉子管的多个漏端、上述第二上拉管的漏端，上述第二源端触点引出上述第二组传输门管的源端；以及上述多个第一节点接触件还包括第一节点通孔，上述多个第二节点接触件还包括第二节点通孔，其中，上述第一节点金属线通过上述第一节点通孔与上述第一漏端金属线和上述第一源端触点连接；上述第二节点金属线通过上述第二节点通孔与上述第二漏端金属线和上述第二源端触点连接。
在上述的实施例中，可选的，上述第二连接层位于上述栅极层与上述第一连接层之间；上述第一节点金属线与上述第一组传输门管的源端、上述第一上拉管的漏端和上述多个第一下拉子管的多个漏端之间通过多个第一节点触点连接，上述第二节点金属线与上述第二组传输门管的源端、上述第二上拉管的漏端和上述多个第二下拉子管的多个漏端之间通过多个第二节点触点连接；以及上述第一栅极金属线与上述多个第一下拉子管的多个栅极之间通过穿过上述第二连接层的多个第一栅极接触件连接，上述第二栅极金属线与上述多个第二下拉子管的多个栅极之间通过穿过上述第二连接层的多个第二栅极接触件连接。
在上述的实施例中，可选的，上述多个第一栅极接触件进一步包括位于上述第二连接层的第一触点部分和连接上述第一触点部分和上述第一栅极金属线的第一通孔部分，上述多个第二栅极接触件进一步包括位于上述第二连接层的第二触点部分和连接上述第二触点部分和上述第一栅极金属线的第二通孔部分。
在上述的实施例中，可选的，上述第一上拉管的栅极延伸自上述多个第一下拉子管的多个栅极中的一个并延伸至上述第二上拉管的漏端，通过上述第二上拉管的漏端电连接至上述第二节点连接件；以及上述第二上拉管的栅极延伸自上述多个第二下拉子管的多个栅极中的一个并延伸至上述第一上拉管的漏端，通过上述第一上拉管的漏端电连接至上述第一节点连接件。
在上述的实施例中，可选的，上述双端口静态随机存取存储单元在上述半导体结构的高度方向上的版图布局为中心对称图形。
本发明还提供了一种半导体结构的制造方法，上述半导体结构为双端口静态随机存取存储单元，上述双端口静态随机存取存储单元包括多个晶体管，上述多个晶体管包括第一下拉管和第二下拉管，上述第一下拉管包括并联的多个第一下拉子管，上述第二下拉管包括并联的多个第二下拉子管，上述制造方法包括：提供衬底，上述衬底中形成有沿第一方向延伸的上述多个晶体管的有源区，其中，上述多个第一下拉子管共享第一下拉管有源区，上述多个第二下拉子管共享第二下拉管有源区；在上述多个晶体管的有源区上方形成沿第二方向延伸的上述多个晶体管的栅极，上述第二方向垂直于上述第一方向，其中，上述多个第一下拉子管的多个栅极之间相互平行且电性隔离，上述多个第二下拉子管的多个栅极之间相互平行且电性隔离；以及在上述多个第一下拉子管的多个栅极的上方的第一连接层中形成短接上述多个第一下拉子管的多个栅极的第一栅极连接件，在上述第一连接层中形成短接上述多个第二下拉子管的多个栅极的第二栅极连接件。
在上述的实施例中，可选的，形成上述第一栅极连接件和上述第二栅极连接件进一步包括：在上述多个第一下拉子管的多个栅极的上方形成多个第一栅极触点，在上述多个第二下拉子管的多个栅极的上方形成多个第二栅极触点；以及在上述多个第一栅极触点上方形成连接上述多个第一栅极触点的第一栅极金属线，在上述多个第二栅极触点上方形成连接上述多个第二栅极触点的第二栅极金属线。
在上述的实施例中，可选的，上述多个晶体管还包括第一上拉管、第二上拉管、第一组传输门管和第二组传输门管，其中上述第一上拉管包括第一上拉管有源区和第一上拉管栅极，上述第二上拉管包括第二上拉管有源区和第二上拉管栅极，上述第一上拉管有源区和上述第二上拉管有源区相互平行且沿上述第一方向延伸；上述第一组传输门管包括第一端口门管和第二端口门管，上述第一端口门管和上述第二端口门管共享沿上述第一方向延伸的第一门管有源区；上述第二组传输门管包括第三端口门管和第四端口门管，上述第三端口门管和上述第四端口门管共享沿上述第一方向延伸的第二门管有源区；上述制造方法还包括：在第二连接层中形成第一节点连接件和第二节点连接件，其中，上述第一连接层和上述第二连接层位于不同的平面；以及上述第一节点连接件短接位于上述第一门管有源区中的上述第一组传输门管的源端、位于上述第一上拉管有源区的上述第一上拉管的漏端和位于上述第一下拉管有源区中的上述多个第一下拉子管的多个漏端；上述第二节点连接件短接位于上述第二门管有源区中的上述第二组传输门管的源端、位于上述第二上拉管有源区的上述第二上拉管的漏端和位于上述第二下拉管有源区中的上述多个第二下拉子管的多个漏端。
在上述的实施例中，可选的，形成上述第一栅极连接件进一步包括形成沿上述第一方向延伸的第一栅极金属线，形成上述第二栅极连接件进一步包括沿上述第二方向延伸的第二栅极金属线；以及形成上述第一节点连接件进一步包括沿上述第二方向延伸的第一节点金属线，形成上述第二节点连接件进一步包括沿上述第二方向延伸的第二节点金属线。
在上述的实施例中，可选的，在上述栅极层与上述第二连接层之间形成上述第一连接层；上述制造方法还包括，形成多个第一栅极触点和多个第二栅极触点，其中，上述第一栅极金属线与上述多个第一下拉子管的多个栅极之间通过上述多个第一栅极触点连接，上述第二栅极金属线与上述多个第二下拉子管的多个栅极之间通过上述多个第二栅极触点连接；以及上述制造方法还包括，形成穿过上述第一连接层的多个第一节点接触件和多个第二节点接触件，其中，上述第一节点金属线与上述第一组传输门管的源端、上述第一上拉管的漏端和上述多个第一下拉子管的多个漏端之间通过上述多个第一节点接触件连接，上述第二节点金属线与上述第二组传输门管的源端、上述第二上拉管的漏端和上述多个第二下拉子管的多个漏端之间通过上述多个第二节点接触件连接。
在上述的实施例中，可选的，形成上述多个第一节点接触件进一步包括：在上述第一连接层中形成多个第一漏端触点、第一源端触点以及连接上述多个第一漏端触点的第一漏端金属线；形成上述多个第二节点接触件进一步包括：在上述第一连接层中形成多个第二漏端触点、第二源端触点以及连接上述多个第二漏端触点的第二漏端金属线，其中，上述多个第一漏端触点引出上述多个第一下拉子管的多个漏端、上述第一上拉管的漏端，上述第一源端触点引出上述第一组传输门管的源端，上述多个第二漏端触点引出上述多个第二下拉子管的多个漏端、上述第二上拉管的漏端，上述第二源端触点引出上述第二组传输门管的源端；以及形成上述多个第一节点接触件还包括：形成第一节点通孔，形成上述多个第二节点接触件还包括：形成第二节点通孔，其中，上述第一节点金属线通过上述第一节点通孔与上述第一漏端金属线和上述第一源端触点连接；上述第二节点金属线通过上述第二节点通孔与上述第二漏端金属线和上述第二源端触点连接。
在上述的实施例中，可选的，在上述栅极层与上述第一连接层之间形成上述第二连接层；上述制造方法还包括，形成多个第一节点触点和多个第二节点触点，其中，上述第一节点金属线与上述第一组传输门管的源端、上述第一上拉管的漏端和上述多个第一下拉子管的多个漏端之间通过上述多个第一节点触点连接，上述第二节点金属线与上述第二组传输门管的源端、上述第二上拉管的漏端和上述多个第二下拉子管的多个漏端之间通过上述多个第二节点触点连接；以及上述制造方法还包括，形成穿过上述第二连接层的多个第一栅极接触件和多个第二栅极接触件，其中，上述第一栅极金属线与上述多个第一下拉子管的多个栅极之间通过上述多个第一栅极接触件连接，上述第二栅极金属线与上述多个第二下拉子管的多个栅极之间通过上述多个第二栅极接触件连接。
在上述的实施例中，可选的，形成上述多个第一栅极接触件进一步包括：在上述第二连接层中形成第一触点部分，并形成连接上述第一触点部分和上述第一栅极金属线的第一通孔部分；以及形成上述多个第二栅极接触件进一步包括：在上述第二连接层中形成第二触点部分，并形成连接上述第二触点部分和上述第一栅极金属线的第二通孔部分。
在上述的实施例中，可选的，形成沿上述第二方向延伸的上述多个晶体管的栅极进一步包括：形成延伸自上述多个第一下拉子管的多个栅极中的一个并延伸至上述第二上拉管的漏端的上述第一上拉管的栅极，上述第一上拉管的栅极通过上述第二上拉管的漏端电连接至上述第二节点连接件；以及形成延伸自上述多个第二下拉子管的多个栅极中的一个并延伸至上述第一上拉管的漏端的上述第二上拉管的栅极，上述第二上拉管的栅极通过上述第一上拉管的漏端电连接至上述第一节点连接件。
在上述的实施例中，可选的，所形成的上述双端口静态随机存取存储单元在上述半导体结构的高度方向上的版图布局为中心对称图形。
根据本所提供的制造方法所制造的双端SRAM单元能够有效改善器件之间的电性匹配，增大工艺窗口。且本发明所提供的制造方法与传统工艺兼容，不会造成额外的制造成本。
附图说明
图1示出了本发明提供的双端SRAM单元的电路结构示意图。
图2示出了本发明提供的双端SRAM单元的电路结构示意图。
图3示出了现有工艺制造的双端SRAM单元的SEM图。
图4示出了本发明提供的双端SRAM单元版图设计的一实施例示意图。
图5示出了如图4所示的实施例的加上第二连接层的示意图。
图6示出了本发明提供的双端SRAM单元版图设计的另一实施例示意图。
图7示出了如图6所示的实施例的加上第一连接层的示意图。
图8示出了本发明提供的制造方法的流程示意图。
具体实施方式
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
如上所述，为了改善器件之间的电性匹配，改善栅极连接部的corner rounding，并发明提供了一种双端SRAM单元版图的新设计，请参考图4，图4示出了本发明提供的对应图2所示出的电路结构的双端SRAM单元版图设计的一实施例示意图。图4示出了三个双端SRAM单元，本领域技术人员应当知道可以根据图4的示例设计更多的双端SRAM单元。每一个双端SRAM单元包括八个晶体管，具体为第一组传输门管(包括第一端口门管PG-1A、第二端口门管PG-2A)、多个第一下拉管子管(图中示出为PD1-1、PD1-2的两个第一下拉管子管)、第一上拉管PU1、第二上拉管PU2、多个第二下拉管子管(图中示出为PD2-1、PD2-2的两个第二下拉管子管)以及第二组传输门管(包括第三端口门管PG-1B、第四端口门管PG2B)。
其中，多个双端SRAM单元的第一组传输门管共享第一门管有源区AA-01、多个第一下拉管子管共享第一下拉管有源区AA-02、多个第一上拉管共享第一上拉管有源区AA-03、多个第二上拉管共享第二上拉管有源区AA-04、多个第二下拉管子管共享第二下拉管有源区AA-05、第二组传输门管共享第二门管有源区AA-06。第一门管有源区AA-01、第一下拉管有源区AA-02、第一上拉管有源区AA-03、第二上拉管有源区AA-04、第二下拉管有源区AA-05和第二门管有源区AA-06均沿X方向延伸。
本领域技术人员应道知道，上述各个有源区可以通过现有或将有的技术形成在半导体衬底中，上述有源区与有源区之间可以通过如浅沟槽隔离(STI)等隔离介质间隔开。
多个双端SRAM单元多个晶体管的多个栅极沿着Y方向延伸，其中PG-1A、PD1-1、PU2、PD2-2、PG-2B的栅极沿同一条栅极线顺延，PG-2A、PD1-2、PU1、PD2-1、PG-1B的栅极沿同一条栅极线顺延。
上述多个晶体管的多个栅极可以通过现有或将有的技术(例如通过图案化并沉积多晶硅)形成在衬底上。同一条栅极线中为形成多个器件的栅极，可以通过如浅沟槽隔离(STI)等隔离介质间隔开。多条栅极线相互平行，且多条栅极线之间可以通过如浅沟槽隔离(STI)等隔离介质间隔开。
在本发明所提供的版图设计中，PD1-1和PD1-2的栅极之间、PD2-1和PD2-2的栅极之间在形成上述栅极后并没有连接部，因此，能够避免现有技术中为了连接PD1-1和PD1-2的栅极、连接PD2-1和PD2-2的栅极而引起的corner rounding。并且，由于在形成栅极的步骤中并不需要形成连接部，能够大大简化栅极的形成步骤。
为了分别短接上述PD1-1和PD1-2的栅极、上述PD2-1和PD2-2的栅极，如图4示出的实施例中，系通过形成第一栅极连接件110、第二栅极连接件120实现上述PD1-1和PD1-2的栅极之间以及PD2-1和PD2-2的栅极之间的短接。上述第一栅极连接件110、第二栅极连接件120系形成在半导体器件的后段金属层M1，上述后段金属层M1与栅极所在的栅极层位于不同的平面，通常而言，从半导体器件的高度方向上去看，后段金属层M1一般位于栅极层的上方。
形成在后段金属层M1的第一栅极连接件110包括引出PD1-1栅极和PD1-2栅极的触点(CT，contact，图中位于栅极上的矩形框)以及沿X方向延伸并连接上述触点的金属线(图中的细线矩形框)。对应的，第二栅极连接件120包括引出PD2-1栅极和PD2-2栅极的触点(CT，contact，图中位于栅极上的矩形框)以及沿X方向延伸并连接上述触点的金属线(图中的细线矩形框)。
本领域技术人员应当知道，上述在后段金属层M1中形成触点和连接金属线的方法可以通过现有或将有的技术实现，上述技术与现有的工艺之间具有高度的兼容性，并不会增大制造工艺成本。
请一并参考图2和图4，在双端SRAM单元中，第一组传输门管PG-1A和PG-2A的源端、第一上拉管PU1的漏端、第一下拉子管PD1-1的漏端、第一下拉子管PD1-2的漏端构成双端SRAM单元的第一节点。对应的，第二组传输门管PG-1B和PG-2B的源端、第二上拉管PU2的漏端、第二下拉子管PD2-1的漏端、第一下拉子管PD2-2的漏端构成双端SRAM单元的第二节点。因此，在现有的工艺中，一般会在后段金属层M1中通过形成节点连接件以引出上述第一节点、第二节点。由于版图设计的原因，可以从图4中看出，第一栅极连接件110、第二栅极连接件120沿X方向延伸，而为了引出第一节点、第二节点，节点连接件沿垂直于X方向的Y方向延伸。由于在后段金属层M1中已经形成后第一栅极连接件110和第二栅极连接件120，因此，为避免短路，在后段金属层M1中的节点连接件只能断开以让位第一栅极连接件110和第二栅极连接件120。
虽然，在后段金属层M1中无法形成完整的第一节点连接件和第二节点连接件以引出第一节点和第二节点，为提高制造工艺效率以及减低制造难度，可以在后段金属层M1中先形成连接第一上拉管PU1的漏端、第一下拉子管PD1-1的漏端、第一下拉子管PD1-2的漏端的第一漏端连接件210。对应的，可以先形成连接第二上拉管PU2的漏端、第二下拉子管PD2-1的漏端、第二下拉子管PD2-2的漏端的第二漏端连接件220。进一步地，可以形成引出第一组传输门管PG-1A和PG-2A源端的第一源端引出件310以及对应的引出第二组传输门管PG-1B和PG-2B源端的第二源端引出件320。
进一步的，上述第一漏端连接件210包含引出位于第一下拉管有源区AA-02中的第一下拉管的漏端、位于第一上拉管有源区AA-03的第一上拉管的漏端的触点(CT，contact，图中位于有源区上的矩形框)以及沿Y方向延伸并连接上述触点的金属线(图中的细线矩形框)。对应的，上述第二漏端连接件220包含引出位于第二下拉管有源区AA-05中的第二下拉管的漏端、位于第二上拉管有源区AA-04的第二上拉管的漏端的触点(CT，contact，图中位于有源区上的矩形框)以及沿Y方向延伸并连接上述触点的金属线(图中的细线矩形框)。上述第一源端引出件310包含引出位于第一门管有源区AA-01的第一组传输门管PG-1A和PG-2A源端的触点(CT，contact，图中位于有源区上的矩形框)以及连接上述触点的金属线(图中的细线矩形框)。对应的，第二源端引出件320包括引出位于第二门管有源区AA-06的第二组传输门管PG-1B和PG-2B源端的触点(CT，contact，图中位于有源区上的矩形框)以及连接上述触点的金属线(图中的细线矩形框)。
本领域技术人员应当知道，上述在后段金属层M1中形成触点和连接金属线的方法可以通过现有或将有的技术实现，上述技术与现有的工艺之间具有高度的兼容性，并不会增大制造工艺成本。
更进一步的，为了解决上述由于在后段金属层M1中形成了第一栅极连接件110和第二栅极连接件120而无法引出第一节点和第二节点的问题，本发明通过在后段金属层M1上方的后段金属层M2中形成第一节点连接件和第二节点连接件的方式，实现引出第一节点和第二节点，并且实现PD1-1和PD1-2栅极之间的连接以及PD2-1和PD2-2栅极之间的连接。
请结合图5来理解上述后段金属层M2。图5示出了在图4所示出的版图上在形成后段金属层M2的示意图，上述后段金属层M2中形成有第一节点连接件410和第二节点连接件420。
在上述的实施例中，形成在后段金属层M2的第一节点连接件410包括引出第一源端引出件的接触孔(VIA，图中位于PG-1A、PG-2A栅极之间的交叉矩形框)、引出上述第一漏端连接件的接触孔(VIA，图中位于PD1-1、PD1-2栅极之间的交叉矩形框)以及沿Y方向延伸并连接上述接触孔的金属线(图中的虚线矩形框)。对应的，第二节点连接件420包括引出第二源端引出件的接触孔(VIA，图中位于PG-1B、PG-2B栅极之间的交叉矩形框)、引出上述第二漏端连接件的接触孔(VIA，图中位于PD2-1、PD2-2栅极之间的交叉矩形框)以及沿Y方向延伸并连接上述接触孔的金属线(图中的虚线矩形框)。
本领域技术人员应当知道，上述在后段金属层M2中形成接触孔和连接金属线的方法可以通过现有或将有的技术实现，上述技术与现有的工艺之间具有高度的兼容性，并不会增大制造工艺成本。
进一步的，从图2所示出的电路结构图中可以看出，第一节点还连接第二上拉管和多个第二下拉子管的栅极，第二节点还连接第一上拉管和多个第一下拉子管的栅极。从如图4和图5所示出的版图设计图中可以看出，对于第一节点，第二上拉管PU2的栅极延伸至第一上拉管PU1，通过触点与第一节点连接件相连，并且第二上拉管PU2的栅极还延伸至第二下拉子管PD2-2的栅极，更进一步地通过第二栅极连接件连接至第二下拉子管PD2-1的栅极。对应的，对于第二节点，第一上拉管PU1的栅极延伸至第二上拉管PU2，通过触点与第二节点连接件相连，并且第一上拉管PU1的栅极还延伸至第一下拉子管PD1-2的栅极，更进一步地通过第一栅极连接件连接至第一下拉子管PD1-1的栅极。
从如图4和图5所示出的版图layout中可以看出，本发明提供的双端SRAM单元呈中心对称图案，因此，器件具有非常优异的对称性，有效改善器件性能。
至此，已经描述了本发明提供的双端SRAM单元的一实施例，在此实施例中，连接多个第一下拉子管栅极和连接多个第二下拉子管栅极的连接件位于后段金属层M1，与栅极所在的栅极层位于不同的平面。进一步的，连接第一节点的连接件和连接第二节点的连接件位于后段金属层M2，且后段金属层M2位于后段金属层M1的上方。通过上述双端SRAM单元设计，可以有效改善器件的电性匹配，增大工艺窗口，与传统工艺兼容，不增大成本。
本发明还提供了双端SRAM单元的另一实施例，请参考图6和图7。
图6和图7所示出的双端SRAM单元的衬底(包括形成在衬底中的有源区)、衬底上的双端SRAM单元的多个晶体管及其栅极的排布均与图4和图5示出的一致，在此不再赘述。
与图4和图5示出的实施例不同的是，在图6和图7中，后段金属层M1中形成有第一节点连接件510和第二节点连接件520。
如图6所示出的，其中，上述第一节点连接件510包含引出位于第一下拉管有源区AA-02中的第一下拉管的漏端、位于第一上拉管有源区AA-03的第一上拉管的漏端的触点(CT，contact，图中位于有源区的矩形框)和引出位于第一门管有源区AA-01的第一组传输门管PG-1A和PG-2A源端的触点(CT，contact，图中位于有源区的矩形框)以及沿Y方向延伸并连接上述触点的金属线(图中的细线矩形框)。对应的，第二节点连接件520包含引出位于第二下拉管有源区AA-05中的第二下拉管的漏端、位于第二上拉管有源区AA-04的第二上拉管的漏端的触点(CT，contact，图中位于有源区的矩形框)和引出位于第二门管有源区AA-06的第二组传输门管PG-1B和PG-2B源端的触点(CT，contact，图中位于有源区的矩形框)以及沿Y方向延伸并连接上述触点的金属线(图中的细线矩形框)。
本领域技术人员应当知道，上述在后段金属层M1中形成触点和连接金属线的方法可以通过现有或将有的技术实现，上述技术与现有的工艺之间具有高度的兼容性，并不会增大制造工艺成本。
如前所述，由于栅极连接件和节点连接件分别沿两个相互垂直的方向延伸，因此，不能在同一层中形成上述栅极连接件和节点连接件，因此，在此实施例中，栅极连接件形成在后段金属层M1上方的后段金属层M2中。
虽然，在后段金属层M1中无法形成完整的第一栅极连接件以连接第一下拉子管PD1-1和第一下拉子管PD1-2的栅极，以及无法形成完整的第二栅极连接件以连接第二下拉子管PD2-1和第二下拉子管PD2-2的栅极，为提高制造工艺效率以及减低制造难度，可以在后段金属层M1中先形成引出第一下拉子管PD1-1和第一下拉子管PD1-2的栅极的触点和金属线(如图6中引出件610所示出的)，对应的，可以在后段金属层M1中先形成引出第二下拉子管PD2-1和第二下拉子管PD2-2的栅极的触点和金属线(如图6中引出件620所示出的)。
本领域技术人员应当知道，上述在后段金属层M1中形成触点和连接金属线的方法可以通过现有或将有的技术实现，上述技术与现有的工艺之间具有高度的兼容性，并不会增大制造工艺成本。
更进一步的，在上述实施例中，请参考图7，还包括在后段金属层M1上方的后段金属层M2中形成的第一栅极连接件710和第二栅极连接件720。
其中，第一栅极连接件710包括引出引出件610的接触孔(VIA，图中位于PD1-1、PD1-A栅极上的交叉矩形框)和沿X方向延伸并连接上述接触孔的金属线(图中的虚线矩形框)。对应的，第二栅极连接件720包括引出引出件620的接触孔(VIA，图中位于PD2-1、PD2-A栅极上的交叉矩形框)和沿X方向延伸并连接上述接触孔的金属线(图中的虚线矩形框)。
本领域技术人员应当知道，上述在后段金属层M2中形成接触孔和连接金属线的方法可以通过现有或将有的技术实现，上述技术与现有的工艺之间具有高度的兼容性，并不会增大制造工艺成本。
从图2所示出的电路结构图中可以看出，第一节点还连接第二上拉管和多个第二下拉子管的栅极，第二节点还连接第一上拉管和多个第一下拉子管的栅极。从如图6和图7所示出的版图设计图中可以看出，对于第一节点，第二上拉管PU2的栅极延伸至第一上拉管PU1，通过触点与第一节点连接件相连，并且第二上拉管PU2的栅极还延伸至第二下拉子管PD2-2的栅极，更进一步地通过第二栅极连接件连接至第二下拉子管PD2-1的栅极。对应的，对于第二节点，第一上拉管PU1的栅极延伸至第二上拉管PU2，通过触点与第二节点连接件相连，并且第一上拉管PU1的栅极还延伸至第一下拉子管PD1-2的栅极，更进一步地通过第一栅极连接件连接至第一下拉子管PD1-1的栅极。
从如图6和图7所示出的版图layout中可以看出，本发明提供的双端SRAM单元呈中心对称图案，因此，器件具有非常优异的对称性，有效改善器件性能。
至此，已经描述了本发明提供的双端SRAM单元的另一实施例，在此实施例中，连接多个第一下拉子管栅极和连接多个第二下拉子管栅极的连接件位于后段金属层M2，与栅极所在的栅极层位于不同的平面。进一步的，连接第一节点的连接件和连接第二节点的连接件位于后段金属层M1，且后段金属层M2位于后段金属层M1的上方。通过上述双端SRAM单元设计，可以有效改善器件的电性匹配，增大工艺窗口，与传统工艺兼容，不增大成本。
本发明还提供了上述半导体结构的制造方法，图8示出了本发明提供的制造方法的流程示意图。如图8所示，上述制造方法可以包括：
步骤S101：提供衬底，衬底中形成有双端SRAM单元的多个晶体管的有源区；
步骤S102：在衬底上形成各个晶体管的栅极，其中，多个第一下拉子管的栅极相互平行，多个第二下拉子管的栅极相互平行；
步骤S103：在后段金属层M1中形成第一栅极连接件以连接多个第一下拉子管的栅极，形成第二栅极连接件以连接多个第二下拉子管的栅极；
步骤S104：在不同于后段金属层M1的后段金属层M2中形成第一节点连接件以引出SRAM单元的第一节点，形成第二节点连接件以引出SRAM单元的第二节点，后段金属层M1或与后段金属层M2的上方或下方。
本发明所提供的制造方法所制造的双端SRAM单元连接多个第一下拉子管栅极和连接多个第二下拉子管栅极的连接件位于后段金属层M1，与栅极所在的栅极层位于不同的平面。进一步的，连接第一节点的连接件和连接第二节点的连接件位于后段金属层M2，且后段金属层M1位于后段金属层M2的上方或下方。通过上述双端SRAM单元设计，可以有效改善器件的电性匹配，增大工艺窗口，与传统工艺兼容，不增大成本。
尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。
应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。
在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。

Claims (20)

1.一种双端口静态随机存取存储单元的半导体结构，所述双端口静态随机存取存储单元包括多个晶体管，所述多个晶体管包括第一下拉管和第二下拉管，其中，
所述第一下拉管包括并联的多个第一下拉子管，所述多个第一下拉子管共享沿第一方向延伸的第一下拉管有源区，所述第二下拉管包括并联的多个第二下拉子管，所述多个第二下拉子管共享沿第一方向延伸的第二下拉管有源区；
所述多个第一下拉子管的多个栅极之间相互平行且沿第二方向延伸，所述多个第二下拉子管的多个栅极之间相互平行且沿所述第二方向延伸，所述第二方向垂直于所述第一方向；
所述半导体结构还包括第一栅极连接件和第二栅极连接件，所述第一栅极连接件短接所述多个第一下拉子管的多个栅极，所述第二栅极连接件短接所述多个第二下拉子管的多个栅极；以及
所述第一栅极连接件和所述第二栅极连接件所在的第一连接层与所述多个第一下拉子管的多个栅极和所述多个第二下拉子管的多个栅极所在的栅极层位于不同的平面。
2.如权利要求1所述的半导体结构，其特征在于，所述第一连接层位于所述栅极层的上方；
所述第一栅极连接件包括第一栅极金属线，所述多个第一下拉子管的多个栅极与所述第一栅极金属线之间通过沿半导体结构高度延伸的多个第一栅极接触件连接；以及
所述第二栅极连接件包括第二栅极金属线，所述多个第二下拉子管的多个栅极与所述第二栅极金属线之间通过沿半导体结构高度延伸的多个第二栅极接触件连接。
3.如权利要求1所述的半导体结构，其特征在于，所述多个晶体管还包括第一上拉管、第二上拉管、第一组传输门管和第二组传输门管，其中
所述第一上拉管包括第一上拉管有源区和第一上拉管栅极，所述第二上拉管包括第二上拉管有源区和第二上拉管栅极，所述第一上拉管有源区和所述第二上拉管有源区相互平行且沿所述第一方向延伸；
所述第一组传输门管包括第一端口门管和第二端口门管，所述第一端口门管和所述第二端口门管共享沿所述第一方向延伸的第一门管有源区；
所述第二组传输门管包括第三端口门管和第四端口门管，所述第三端口门管和所述第四端口门管共享沿所述第一方向延伸的第二门管有源区；
所述半导体结构还包括第一节点连接件和第二节点连接件，其中，所述第一节点连接件短接位于所述第一门管有源区中的所述第一组传输门管的源端、位于所述第一上拉管有源区的所述第一上拉管的漏端和位于所述第一下拉管有源区中的所述多个第一下拉子管的多个漏端；所述第二节点连接件短接位于所述第二门管有源区中的所述第二组传输门管的源端、位于所述第二上拉管有源区的所述第二上拉管的漏端和位于所述第二下拉管有源区中的所述多个第二下拉子管的多个漏端；以及
所述第一节点连接件和所述第二节点连接件位于第二连接层，所述第一连接层和所述第二连接层位于不同的平面。
4.如权利要求3所述的半导体结构，其特征在于，所述第一栅极连接件包括沿所述第一方向延伸的第一栅极金属线，所述第二栅极连接件包括沿所述第二方向延伸的第二栅极金属线；以及
所述第一节点连接件包括沿所述第二方向延伸的第一节点金属线，所述第二节点连接件包括沿所述第二方向延伸的第二节点金属线。
5.如权利要求4所述的半导体结构，其特征在于，所述第一连接层位于所述栅极层与所述第二连接层之间；
所述第一栅极金属线与所述多个第一下拉子管的多个栅极之间通过多个第一栅极触点连接，所述第二栅极金属线与所述多个第二下拉子管的多个栅极之间通过多个第二栅极触点连接；以及
所述第一节点金属线与所述第一组传输门管的源端、所述第一上拉管的漏端和所述多个第一下拉子管的多个漏端之间通过穿过所述第一连接层的多个第一节点接触件连接，所述第二节点金属线与所述第二组传输门管的源端、所述第二上拉管的漏端和所述多个第二下拉子管的多个漏端之间通过穿过所述第一连接层的多个第二节点接触件连接。
6.如权利要求5所述的半导体结构，其特征在于，所述多个第一节点接触件进一步包括位于所述第一连接层中的多个第一漏端触点、第一源端触点以及连接所述多个第一漏端触点的第一漏端金属线，所述多个第二节点接触件进一步包括多个第二漏端触点、第二源端触点以及连接所述多个第二漏端触点的第二漏端金属线，其中，所述多个第一漏端触点引出所述多个第一下拉子管的多个漏端、所述第一上拉管的漏端，所述第一源端触点引出所述第一组传输门管的源端，所述多个第二漏端触点引出所述多个第二下拉子管的多个漏端、所述第二上拉管的漏端，所述第二源端触点引出所述第二组传输门管的源端；以及
所述多个第一节点接触件还包括第一节点通孔，所述多个第二节点接触件还包括第二节点通孔，其中，所述第一节点金属线通过所述第一节点通孔与所述第一漏端金属线和所述第一源端触点连接；所述第二节点金属线通过所述第二节点通孔与所述第二漏端金属线和所述第二源端触点连接。
7.如权利要求4所述的半导体结构，其特征在于，所述第二连接层位于所述栅极层与所述第一连接层之间；
所述第一节点金属线与所述第一组传输门管的源端、所述第一上拉管的漏端和所述多个第一下拉子管的多个漏端之间通过多个第一节点触点连接，所述第二节点金属线与所述第二组传输门管的源端、所述第二上拉管的漏端和所述多个第二下拉子管的多个漏端之间通过多个第二节点触点连接；以及
所述第一栅极金属线与所述多个第一下拉子管的多个栅极之间通过穿过所述第二连接层的多个第一栅极接触件连接，所述第二栅极金属线与所述多个第二下拉子管的多个栅极之间通过穿过所述第二连接层的多个第二栅极接触件连接。
8.如权利要求7所述的半导体结构，其特征在于，所述多个第一栅极接触件进一步包括位于所述第二连接层的第一触点部分和连接所述第一触点部分和所述第一栅极金属线的第一通孔部分，所述多个第二栅极接触件进一步包括位于所述第二连接层的第二触点部分和连接所述第二触点部分和所述第一栅极金属线的第二通孔部分。
9.如权利要求3所述的半导体结构，其特征在于，所述第一上拉管的栅极延伸自所述多个第一下拉子管的多个栅极中的一个并延伸至所述第二上拉管的漏端，通过所述第二上拉管的漏端电连接至所述第二节点连接件；以及
所述第二上拉管的栅极延伸自所述多个第二下拉子管的多个栅极中的一个并延伸至所述第一上拉管的漏端，通过所述第一上拉管的漏端电连接至所述第一节点连接件。
10.如权利要求1-9中任一项所述的半导体结构，其特征在于，所述双端口静态随机存取存储单元在所述半导体结构的高度方向上的版图布局为中心对称图形。
11.一种半导体结构的制造方法，所述半导体结构为双端口静态随机存取存储单元，所述双端口静态随机存取存储单元包括多个晶体管，所述多个晶体管包括第一下拉管和第二下拉管，所述第一下拉管包括并联的多个第一下拉子管，所述第二下拉管包括并联的多个第二下拉子管，所述制造方法包括：
提供衬底，所述衬底中形成有沿第一方向延伸的所述多个晶体管的有源区，其中，所述多个第一下拉子管共享第一下拉管有源区，所述多个第二下拉子管共享第二下拉管有源区；
在所述多个晶体管的有源区上方形成沿第二方向延伸的所述多个晶体管的栅极，所述第二方向垂直于所述第一方向，其中，所述多个第一下拉子管的多个栅极之间相互平行且电性隔离，所述多个第二下拉子管的多个栅极之间相互平行且电性隔离；以及
在所述多个第一下拉子管的多个栅极的上方的第一连接层中形成短接所述多个第一下拉子管的多个栅极的第一栅极连接件，在所述第一连接层中形成短接所述多个第二下拉子管的多个栅极的第二栅极连接件。
12.如权利要求11所述的制造方法，其特征在于，形成所述第一栅极连接件和所述第二栅极连接件进一步包括：
在所述多个第一下拉子管的多个栅极的上方形成多个第一栅极触点，在所述多个第二下拉子管的多个栅极的上方形成多个第二栅极触点；以及
在所述多个第一栅极触点上方形成连接所述多个第一栅极触点的第一栅极金属线，在所述多个第二栅极触点上方形成连接所述多个第二栅极触点的第二栅极金属线。
13.如权利要求11所述的制造方法，其特征在于，所述多个晶体管还包括第一上拉管、第二上拉管、第一组传输门管和第二组传输门管，其中
所述第一上拉管包括第一上拉管有源区和第一上拉管栅极，所述第二上拉管包括第二上拉管有源区和第二上拉管栅极，所述第一上拉管有源区和所述第二上拉管有源区相互平行且沿所述第一方向延伸；
所述第一组传输门管包括第一端口门管和第二端口门管，所述第一端口门管和所述第二端口门管共享沿所述第一方向延伸的第一门管有源区；
所述第二组传输门管包括第三端口门管和第四端口门管，所述第三端口门管和所述第四端口门管共享沿所述第一方向延伸的第二门管有源区；
所述制造方法还包括：在第二连接层中形成第一节点连接件和第二节点连接件，其中，
所述第一连接层和所述第二连接层位于不同的平面；以及
所述第一节点连接件短接位于所述第一门管有源区中的所述第一组传输门管的源端、位于所述第一上拉管有源区的所述第一上拉管的漏端和位于所述第一下拉管有源区中的所述多个第一下拉子管的多个漏端；所述第二节点连接件短接位于所述第二门管有源区中的所述第二组传输门管的源端、位于所述第二上拉管有源区的所述第二上拉管的漏端和位于所述第二下拉管有源区中的所述多个第二下拉子管的多个漏端。
14.如权利要求13所述的制造方法，其特征在于，形成所述第一栅极连接件进一步包括形成沿所述第一方向延伸的第一栅极金属线，形成所述第二栅极连接件进一步包括沿所述第二方向延伸的第二栅极金属线；以及
形成所述第一节点连接件进一步包括沿所述第二方向延伸的第一节点金属线，形成所述第二节点连接件进一步包括沿所述第二方向延伸的第二节点金属线。
15.如权利要求14所述的制造方法，其特征在于，在所述栅极层与所述第二连接层之间形成所述第一连接层；
所述制造方法还包括，形成多个第一栅极触点和多个第二栅极触点，其中，所述第一栅极金属线与所述多个第一下拉子管的多个栅极之间通过所述多个第一栅极触点连接，所述第二栅极金属线与所述多个第二下拉子管的多个栅极之间通过所述多个第二栅极触点连接；以及
所述制造方法还包括，形成穿过所述第一连接层的多个第一节点接触件和多个第二节点接触件，其中，所述第一节点金属线与所述第一组传输门管的源端、所述第一上拉管的漏端和所述多个第一下拉子管的多个漏端之间通过所述多个第一节点接触件连接，所述第二节点金属线与所述第二组传输门管的源端、所述第二上拉管的漏端和所述多个第二下拉子管的多个漏端之间通过所述多个第二节点接触件连接。
16.如权利要求15所述的制造方法，其特征在于，形成所述多个第一节点接触件进一步包括：在所述第一连接层中形成多个第一漏端触点、第一源端触点以及连接所述多个第一漏端触点的第一漏端金属线；
形成所述多个第二节点接触件进一步包括：在所述第一连接层中形成多个第二漏端触点、第二源端触点以及连接所述多个第二漏端触点的第二漏端金属线，其中，所述多个第一漏端触点引出所述多个第一下拉子管的多个漏端、所述第一上拉管的漏端，所述第一源端触点引出所述第一组传输门管的源端，所述多个第二漏端触点引出所述多个第二下拉子管的多个漏端、所述第二上拉管的漏端，所述第二源端触点引出所述第二组传输门管的源端；以及
形成所述多个第一节点接触件还包括：形成第一节点通孔，形成所述多个第二节点接触件还包括：形成第二节点通孔，其中，所述第一节点金属线通过所述第一节点通孔与所述第一漏端金属线和所述第一源端触点连接；所述第二节点金属线通过所述第二节点通孔与所述第二漏端金属线和所述第二源端触点连接。
17.如权利要求14所述的制造方法，其特征在于，在所述栅极层与所述第一连接层之间形成所述第二连接层；
所述制造方法还包括，形成多个第一节点触点和多个第二节点触点，其中，所述第一节点金属线与所述第一组传输门管的源端、所述第一上拉管的漏端和所述多个第一下拉子管的多个漏端之间通过所述多个第一节点触点连接，所述第二节点金属线与所述第二组传输门管的源端、所述第二上拉管的漏端和所述多个第二下拉子管的多个漏端之间通过所述多个第二节点触点连接；以及
所述制造方法还包括，形成穿过所述第二连接层的多个第一栅极接触件和多个第二栅极接触件，其中，所述第一栅极金属线与所述多个第一下拉子管的多个栅极之间通过所述多个第一栅极接触件连接，所述第二栅极金属线与所述多个第二下拉子管的多个栅极之间通过所述多个第二栅极接触件连接。
18.如权利要求17所述的制造方法，其特征在于，形成所述多个第一栅极接触件进一步包括：在所述第二连接层中形成第一触点部分，并形成连接所述第一触点部分和所述第一栅极金属线的第一通孔部分；以及
形成所述多个第二栅极接触件进一步包括：在所述第二连接层中形成第二触点部分，并形成连接所述第二触点部分和所述第一栅极金属线的第二通孔部分。
19.如权利要求13所述的制造方法，其特征在于，形成沿所述第二方向延伸的所述多个晶体管的栅极进一步包括：形成延伸自所述多个第一下拉子管的多个栅极中的一个并延伸至所述第二上拉管的漏端的所述第一上拉管的栅极，所述第一上拉管的栅极通过所述第二上拉管的漏端电连接至所述第二节点连接件；以及
形成延伸自所述多个第二下拉子管的多个栅极中的一个并延伸至所述第一上拉管的漏端的所述第二上拉管的栅极，所述第二上拉管的栅极通过所述第一上拉管的漏端电连接至所述第一节点连接件。
20.如权利要求11-19中任一项所述的制造方法，其特征在于，所形成的所述双端口静态随机存取存储单元在所述半导体结构的高度方向上的版图布局为中心对称图形。
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