CN101246888A - 集成电路、双端口静态随机存取存储器单元及半导体架构 - Google Patents

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CN101246888A CNA2007101679611A CN200710167961A CN101246888A CN 101246888 A CN101246888 A CN 101246888A CN A2007101679611 A CNA2007101679611 A CN A2007101679611A CN 200710167961 A CN200710167961 A CN 200710167961A CN 101246888 A CN101246888 A CN 101246888A
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Abstract

一种集成电路、双端口静态随机存取存储器单元以及半导体架构集成电路。该集成电路包括第一晶体管与第二晶体管。该第一晶体管包括具有第一源极与第一漏极的第一有源区，以及位于该第一有源区上方的第一栅极电极。该第二晶体管包括具有第二源极与第二漏极的第二有源区，以及位于该第二有源区上方且与该第一栅极电极连接的第二栅极电极。该第一源极与该第二源极相互电性耦接，而该第一漏极与该第二漏极相互电性耦接。根据本发明的两个下拉晶体管相互连接而当作单一下拉晶体管。若有需要，可连接三个或更多下拉晶体管以当作单一下拉晶体管，如此将可使电流更为均匀分散，特别是对于具有高驱动电流的金属氧化物半导体装置。

Description

集成电路、双端口静态随机存取存储器单元及半导体架构
技术领域
本发明涉及一种半导体装置，且特别涉及一种存储器单元，以及静态随机存取存储器(Static Random Access Memory，简称为SRAM)的架构与布局设计。
背景技术
SRAM一般使用于集成电路(简称为IC)中。SRAM单元(Cell)的特色是储存的数据不会被更新(Refresh)。典型的SRAM单元包括2个传输栅极晶体管(Pass-gate Transistor)，数据位可通过该传输栅极晶体管自SRAM单元中读取出来或写入SRAM单元中。这类型的SRAM单元为单端口(SinglePort)SRAM单元。另一类型的SRAM单元则是双端口(Dual Port)SRAM单元，且每一SRAM单元具有4个传输栅极晶体管。
图1显示典型具有8个晶体管的双端口SRAM单元，其具有上拉晶体管(Pull-up Transistor)PU-1与PU-2以及下拉晶体管(Pull-down Transistor)PD-1与PD-2。传输栅极晶体管PG-1与PG-2形成双端口SRAM单元的第一连接端口，而传输栅极晶体管PG-3与PG-4形成双端口SRAM单元的第二连接端口。传输栅极晶体管PG-1与PG-2的栅极由字线port-A WL来控制，而传输栅极晶体管PG-3与PG-4的栅极由字线port-B WL来控制。由上拉晶体管PU-1与PU-2以及下拉晶体管PD-1与PD-2形成的闩锁(Latch)储存了位。利用位线port-A BL与port-A BLB，经由第一连接端口可读取储存的位，或者利用位线port-B BL与port-B BLB，经由第二连接端口读取储存的位。相反的，经由第一连接端口或第二连接端口可将位写入至SRAM单元。
利用两个连接端口，可有效的将储存在SRAM单元中的位同时经由第一连接端口与第二连接端口读取出来，如此将允许在不同的应用执行平行操作。此外，若第一SRAM单元与第二SRAM单元位于同一行或同一列，则对第一SRAM单元的读取操作与对第二SRAM单元的写入操作亦可同时执行。
传统上，为了支持平行操作(其中两个连接端口可能同时在开启“On”状态)，下拉晶体管PD-1与PD-2分别需承载两次由传输栅极晶体管PG-1到PG-4的驱动电流。因此，在传统的设计上，下拉晶体管PD-1与PD-2的宽度设计为传输栅极晶体管PG-1到PG-4的二倍宽。图2显示传统晶体管PG-1与PD-2布局的示意图。网点区表示为有源区(Active Region)，而斜线区表示为栅极多晶硅(Gate Poly)。该有源区呈现为L型，其较宽的部分为下拉晶体管PD-2，而较窄的部分为传输栅极晶体管PG-1，其中较宽部分为较窄部分的两倍宽或大于两倍宽。。由于光学效应的影响，较宽部位与较窄部位的交叉部位(Intersection)呈现为圆形。若发生对位不准(Misalignment)的情况，且传输栅极晶体管PG-1的栅极多晶硅向上移动，则传输栅极晶体管PG-1的实际栅极宽度会大于原有设计。因此，对位不准(Misalignment)的情况发生在传输栅极晶体管PG-1与PG-2～PG-4之间，故会接连影响SRAM单元的性能。
另一个问题是，就目前的设计而言，下拉晶体管PD-2与传输栅极晶体管PG-1的交叉区域显得有点拥挤。在该交叉区域中，电流无法平均分布。因此，下拉晶体管PD-1与PD-2的某些部位的电流密度会比其它部位来得高。
因此，本发明提供了一种集成电路、双端口静态随机存取存储器单元以及半导体架构，通过平行架构与操作来解决已知问题。
发明内容
基于上述目的，本发明实施例公开了一种集成电路，其包括第一晶体管与第二晶体管。该第一晶体管包括具有第一源极与第一漏极的第一有源区(Active Region)，以及位于该第一有源区上方的第一栅极电极。该第二晶体管包括具有第二源极与第二漏极的第二有源区，以及位于该第二有源区上方且与该第一栅极电极连接的第二栅极电极。该第一源极与该第二源极相互电性耦接，而该第一漏极与该第二漏极相互电性耦接。
本发明实施例还公开了一种双端口静态随机存取存储器单元，包括具有第一源极与第一漏极的第一上拉晶体管、具有第二源极与第二漏极的第二上拉晶体管、第一下拉晶体管以及第二下拉晶体管。第一下拉晶体管还包括与该第一上拉晶体管的该第一漏极连接的第一漏极端以及与该第一上拉晶体管的栅极连接的第一栅极端。第二下拉晶体管还包括与该第二上拉晶体管的该第二漏极连接的第二漏极端以及与该第二上拉晶体管的栅极连接的第二栅极端。该第一下拉晶体管还包括第一子晶体管与第二子晶体管。该第一子晶体管的漏极与该第二子晶体管的漏极连接以形成该第一漏极端，该第一子晶体管的源极与该第二子晶体管的源极连接以形成第一源极端，以及该第一子晶体管的栅极与该第二子晶体管的栅极连接以形成该第一栅极端。该第二下拉晶体管还包括第三子晶体管与第四子晶体管。该第三子晶体管的漏极与该第四子晶体管的漏极连接以形成该第二漏极端，该第三子晶体管的源极与该第四子晶体管的源极连接以形成第二源极端，以及该第三子晶体管的栅极与该第四子晶体管的栅极连接以形成该第二栅极端。
本发明实施例还公开了一种半导体架构，其包括第一静态随机存取存储器(SRAM)单元，其还包括第一有源区、与该第一有源区平行的第二有源区、第一栅极多晶硅(Gate Poly)、第一金属线与第一导电部件。该第一与第二有源区的长轴方向(Longitudinal Direction)表示为第一方向。该第一栅极多晶硅自该第一有源区的上方延伸至该第二有源区的上方，其中该第一栅极多晶硅的长轴方向表示为第二方向且与该第二方向垂直。该第一金属线位于金属化层中，并且电连接于该第一有源区的第一部位(First Portion)与该第二有源区的第一部位。其中电连接方式可通过第一介层窗，其连接该第一金属线与该有源区的第一部位。该第一导电部件(First Conductive Feature)，其电连接于该第一有源区的第二部位(Second Portion)与该第二有源区的第二部位，其中该第一有源区的第二部位位于该第一有源区的该第一部位对应该第一栅极多晶硅的相反侧，且该第二有源区的第二部位位于该第二有源区的该第一部位对应该第一栅极多晶硅的相反侧。其中第一导电部件至该有源区的第二部位的电连接方式可通过第二介层窗，其连接该第一导电部件与该有源区的第二部位。将来更包含一额外金属线(Additional Metal Line)，其位于一金属化层中，一第三介层窗，其连接该第一有源区的第二部位与该额外金属线；以及一第四介层窗，其连接该第二有源区的第二部位与该额外金属线。
附图说明
图1显示传统双端口SRAM单元的电路架构示意图。
图2显示图1的晶体管PG-1与PD-2的部分布局示意图。
图3显示本发明实施例的双端口SRAM单元的电路架构示意图。
图4显示图3的双端口SRAM单元的布局示意图。
图5显示形成虚置晶体管(Dummy Transistor)的布局示意图。
图6显示本发明实施例的利用邻接有源区连接下拉晶体管PD-21与PD-22的示意图。
图7、图8显示本发明实施例的多个SRAM单元的布局示意图。
其中，附图标记说明如下：
10、12～边缘
Active_Region～有源区
Active-1、Active-2、Active-3～有源区
Cell-1..Cell-4～SRAM单元
Intersection～交叉部位
Metal-1、Metal-2～金属线
Node-1、Node-2～漏极
PD-1、PD-2～下拉晶体管
PD-11、PD-12、PD-21、PD-22～下拉晶体管
PG-1..PG-4～传输栅极晶体管
port-A、port-B～连接端口
port-A WL、port-B WL～字线
port-A BL、port-A BLB～位线
port-B BL、port-B BLB～位线
PU-1、PU-2～上拉晶体管
W1、W2～宽度
M1、M2、M3～金属化层
Poly-1、Poly-2～栅极多晶硅
STI～浅沟槽隔离
具体实施方式
为了让本发明的目的、特征、及优点能更明显易懂，下文特举较佳实施例，并配合所附图示图3至图8，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中图式标号的部分重复，为了简化说明，并非意指不同实施例的间的关联性。
本发明实施例公开了一种集成电路、双端口静态随机存取存储器单元(Dual Port SRAM Cell)以及半导体架构。
图3显示本发明实施例的双端口SRAM单元的电路架构示意图，其包括上拉晶体管PU-1与PU-2以及下拉晶体管PD-11、PD-12、PD-21与PD-22。传输栅极晶体管PG-1与PG-2形成双端口SRAM单元的第一连接端口，而传输栅极晶体管PG-3与PG-4形成双端口SRAM单元的第二连接端口。传输栅极晶体管PG-1与PG-2的栅极由字线port-A WL来控制，而传输栅极晶体管PG-3与PG-4的栅极由字线port-B WL来控制。
下拉晶体管PD-11与PD-12的源极相互连接，其漏极相互连接，且其栅极也相互连接。下拉晶体管PD-21与PD-22的源极相互连接，其漏极相互连接，且其栅极也相互连接。因此，下拉晶体管PD-11与PD-12可当作单一下拉晶体管，而下拉晶体管PD-21与PD-22亦可当作单一下拉晶体管。
图4显示图3的双端口SRAM单元的布局示意图，其具有与图3中相同的装置与节点及相同的参考符号。需注意到，下文以下拉晶体管PD-21与PD-22及其连接的传输栅极晶体管为范例来做说明，相同的概念可应用到下拉晶体管PD-11与PD-12及其它传输栅极晶体管。下拉晶体管PD-21与PD-22分别形成于有源区Active-1与Active-2的上方，且彼此通过浅沟槽隔离(Shallow Trench Isolation，简称为STI)区而相分隔。因此，下拉晶体管PD-21与PD-22的沟道区(Channel Region)也相互分隔。一般栅极多晶硅Poly-1由下拉晶体管PD-21与PD-22共享使用。传导线可利用如金属、金属硅化物、金属氮化物、多晶硅与上述组合来制成，而在本文中，“栅极多晶硅”指用来形成晶体管的栅极的传导线。下拉晶体管PD-21与PD-22的源极实际上是相互分隔的，但通过金属化层(Metallization Layer)(例如，最底下的金属化层M1)中的金属线Metal-1而电连接。其中电连接方式可通过第一介层窗，其连接该金属线Metal-1与该有源区(源极)。同样的，下拉晶体管PD-21与PD-22的漏极(Node-1)实际上是相互分隔的，但通过金属化层中的金属线Metal-2而电连接。其中电连接方式可通过第二介层窗，其连接该金属线Metal-2与该有源区(漏极)。其中金属线Metal-1和金属线Metal-2可属于同一金属化层。将来还包含额外金属线(Additional Metal Line)，其位于金属化层中，第三介层窗，其连接该Metal-1与该额外金属线。在一个实施例中，有源区Active-1的宽度W1相当接近有源区Active-2的宽度W2。因此，下拉晶体管PD-21与PD-22的驱动电流相当的接近。下拉晶体管PD-21与PD-22的沟道宽度也可相当接近传输栅极晶体管PG-1与PG-2的沟道宽度。另一方面，宽度W1与W2完全不同，其中宽度W1与W2的总和实际上等于或甚至大于近传输栅极晶体管PG-1与PG-2的沟道宽度的两倍。额外栅极多晶硅Poly-2(Additional Gate Poly)在有源区Active-1上方延伸以形成传输栅极晶体管PG-1，而栅极多晶硅Poly-2与下方有源区(Underlying Active)形成传输栅极晶体管PG-2。栅极多晶硅Poly-2连接至字线port-A WL。
在一个实施例中，位线port-A BL、port-A BLB与port-B BLB(如图3所示)位于金属化层M2，而字线port-A WL与port-B WL位于金属化层M3。因此，金属线Metal-1与Metal-2可设置于金属化层M1或其他金属化层，而不会干扰到现有的线路分布。
图4仅说明其中一种可能的布局，本领域的技术人员都知道其可有多种不同的变化。例如，有源区Active-2的边缘10可与栅极多晶硅Poly-2的边缘12相互隔开或对齐。因此，由于设置有有源区Active-2，故在栅极多晶硅Poly-2上方的芯片区相对的密集，而在栅极多晶硅Poly-2下方的芯片区则相对稀疏。如此可能影响浅沟槽隔离(STI)区与有源区的外形。因此，对传输栅极晶体管PG-1与PG-2的电气性能可能会有不好的影响。图5显示形成虚置晶体管的布局示意图。为了简化说明，在图5与其它后续图式中，仅说明具有下拉晶体管PD-21与PD-22的SRAM单元与连接的传输栅极晶体管的部分。在图5中，有源区Active-2延伸超出栅极多晶硅Poly-2，而与栅极多晶硅Poly-2形成虚置晶体管。因此，边缘10超出栅极多晶硅Poly-2。在此设计中，有源区的密度将更一致化，故传输栅极晶体管PG-1与PG-2的性能将更稳定。
图6显示本发明实施例的利用邻接有源区连接下拉晶体管PD-21与PD-22的示意图，其中下拉晶体管PD-21与PD-22的源极通过连接有源区Active-3而连接。然而，下拉晶体管PD-21与PD-22的漏极通过接触层与金属线Metal-2可得到更佳的连接。
参考图4～图6，当电流自传输栅极晶体管PG-1流向下拉晶体管PD-21与PD-22，电流会分散到下拉晶体管PD-21与PD-22的漏极。由于金属化层的接触层与金属线的电阻较低，电流可相当均匀地分散至下拉晶体管PD-21与PD-22，故不会发生电流拥挤效应(Current Crowding Effect)。此外，由于有源区Active-1的宽度相当一致(与传统的L型有源区相比)，即使在形成栅极多晶硅Poly-2的地方发生对位不准的情况，传输栅极晶体管PG-1的沟道宽度仍然相同。如此将会减少传输栅极晶体管PG-1与传输栅极晶体管PG-2～PG-4间对位不准的可能性。
图7显示本发明实施例的两个邻接SRAM单元Cell-1与Cell-2的下拉晶体管的布局示意图。邻接SRAM单元Cell-1与Cell-2的有源区Active-1最好整合而成为延伸穿过两SRAM单元的长有源区，而邻接SRAM单元Cell-1与Cell-2的有源区Active-2则彼此相分隔。
图8显示本发明实施例的多个SRAM单元的布局示意图。在本实施例中，SRAM单元Cell-1的下拉晶体管PD-22的源极由邻接SRAM单元Cell-2的下拉晶体管PD-22的源极共享使用。因此，邻接SRAM单元Cell-1与Cell-2的有源区Active-2为相互连接的。然而，SRAM单元Cell-1的下拉晶体管PD-22的漏极未实际连接到SRAM单元Cell-2与Cell-4的漏极。邻接SRAM单元Cell-1～Cell-4的有源区Active-1相互连接，且更向上与向下延伸而与其它SRAM单元的有源区Active-1相互连接。
在上述实施例中，两个下拉晶体管相互连接而当作单一下拉晶体管。若有需要，可连接三个或更多下拉晶体管以当作单一下拉晶体管，如此将可使电流更为均匀分散，特别是对于具有高驱动电流的金属氧化物半导体(Metal-Oxide Semiconductor，简称为MOS)装置。本领域的技术人员都知道其它个别的布局设计与应用。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的变化与修改，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (15)

1.一种集成电路，包括：
第一晶体管，其还包括：
第一有源区，其包括第一源极与第一漏极；以及
第一栅极电极，其位于所述第一有源区上方；以及
第二晶体管，其还包括：
第二有源区，其包括第二源极与第二漏极；以及
第二栅极电极，其位于所述第二有源区上方且与所述第一栅极电极连接；
其中，所述第一源极与所述第二源极相互电性耦接，而所述第一漏极与所述第二漏极相互电性耦接。
2.如权利要求1所述的集成电路，其还包括：
金属线，其位于金属化层中；
第一介层窗，其连接所述第一漏极与所述金属线；以及
第二介层窗，其连接所述第二漏极与所述金属线。
3.如权利要求1所述的集成电路，其还包括第三有源区，其与所述第一与第二源极相邻。
4.如权利要求1所述的集成电路，其还包括：
额外金属线，其位于金属化层中；以及
第三介层窗，其连接所述第一源极与所述额外金属线。
5.如权利要求1所述的集成电路，其还包括具有漏极的P型晶体管，其中所述P型晶体管与所述第一与第二晶体管的第一与第二漏极连接，且所述P型晶体管的源极与电源供应节点VDD连接，以及所述第一与第二晶体管为N型晶体管，且所述第一与第二源极连接至电源供应节点VSS。
6.一种双端口静态随机存取存储器单元，包括：
第一上拉晶体管，其具有第一源极与第一漏极；
第二上拉晶体管，其具有第二源极与第二漏极；
第一下拉晶体管，其还包括：
第一漏极端，其与所述第一上拉晶体管的所述第一漏极连接；以及
第一栅极端，其与所述第一上拉晶体管的栅极连接；以及
第二下拉晶体管，其还包括：
第二漏极端，其与所述第二上拉晶体管的所述第二漏极连接；以及
第二栅极端，其与所述第二上拉晶体管的栅极连接；
其中，所述第一下拉晶体管还包括；
第一子晶体管；以及
第二子晶体管；
其中，所述第一子晶体管的漏极与所述第二子晶体管的漏极连接以形成所述第一漏极端，所述第一子晶体管的源极与所述第二子晶体管的源极连接以形成第一源极端，以及所述第一子晶体管的栅极与所述第二子晶体管的栅极连接以形成所述第一栅极端；以及
所述第二下拉晶体管还包括：
第三子晶体管；以及
第四子晶体管；
其中，所述第三子晶体管的漏极与所述第四子晶体管的漏极连接以形成所述第二漏极端，所述第三子晶体管的源极与所述第四子晶体管的源极连接以形成第二源极端，以及所述第三子晶体管的栅极与所述第四子晶体管的栅极连接以形成所述第二栅极端。
7.如权利要求6所述的双端口静态随机存取存储器单元，其中，所述第一与第二子晶体管的源极通过绝缘区而未直接电连接，并且通过金属线与连接接触层而相互电连接，以及所述第一与第二子晶体管的漏极通过绝缘区而未直接电连接，并且通过金属线与连接接触层而相互电连接，以及所述第一与第二子晶体管通过有源区而相连接。
8.如权利要求7所述的双端口静态随机存取存储器单元，其中，所述第一晶体管的沟道区通过第一绝缘区而与所述第二晶体管的沟道区相隔，且所述第三晶体管的沟道区通过第二绝缘区而与所述第四晶体管的沟道区相隔。
9.如权利要求6所述的双端口静态随机存取存储器单元，其还包括：
第一与第二传输栅极晶体管，其分别具有连接至所述第一下拉晶体管的所述第一漏极的源极/漏极；以及
第三与第四传输栅极晶体管，其分别具有连接至所述第二下拉晶体管的所述第二漏极的源极/漏极；
其中，所述第一、第二、第三与第四传输栅极晶体管的每一传输栅极晶体管还包括与位线连接的额外源极/漏极区。
10.如权利要求9所述的双端口静态随机存取存储器单元，其中，所述第一子晶体管与所述第一传输栅极晶体管共享第一有源区，所述第二子晶体管具有第二有源区，且所述第一与第二有源区通过绝缘区而相隔，所述第二有源区延伸超过所述第一传输栅极晶体管的栅极电极线，且所述第二有源区与所述栅极电极线形成虚置晶体管。
11.一种半导体架构，包括：
第一静态随机存取存储器单元，其还包括：
第一有源区；
与所述第一有源区平行的第二有源区，其中所述第一与第二有源区的长轴方向表示为第一方向；
第一栅极多晶硅，其自所述第一有源区的上方延伸至所述第二有源区的上方，其中所述第一栅极多晶硅的长轴方向表示为第二方向且与所述第二方向垂直；
第一金属线，其位于金属化层中，并且电连接于所述第一有源区的第一部位与所述第二有源区的第一部位；以及
第一导电部件，其电连接于所述第一有源区的第二部位与所述第二有源区的第二部位，其中所述第一有源区的第二部位位于所述第一有源区的所述第一部位对应所述第一栅极多晶硅的相反侧，且所述第二有源区的第二部位位于所述第二有源区的所述第一部位对应所述第一栅极多晶硅的相反侧。
12.如权利要求11所述的半导体架构，其中，所述第一导电部件还包括：
额外金属线，其位于金属化层中；
第一接触层，其连接至所述额外金属线与所述第一有源区的所述第二部位；以及
第二接触层，其连接至所述额外金属线与所述第二有源区的所述第二部位。
13.如权利要求11所述的半导体架构，其还包括：
位于所述第一有源区上方的第二栅极多晶硅，其中所述第二栅极多晶硅平行于所述第一栅极多晶硅；以及
字线，其与所述第二栅极多晶硅连接；
其中，所述第二有源区仅位于所述第二栅极多晶硅的其中一侧，所述第二有源区延伸于所述第二栅极多晶硅的两侧，且所述第二有源区与所述第二栅极多晶硅形成虚置晶体管。
14.如权利要求13所述的半导体架构，其还包括：
第二静态随机存取记忆体单元，其还包括：
所述第一有源区；
与所述第一有源区平行的第四有源区，其中所述第四有源区的长轴方向表示为所述第一方向，且所述第四有源区与所述第二有源区分隔；
第三栅极多晶硅，其自所述第一有源区的上方延伸至所述第四有源区的上方，其中所述第三栅极多晶硅的长轴方向表示为所述第二方向；
第二金属线，其电连接于所述第一有源区的第三部位与所述第四有源区的第一部位；以及
第二导电部件，其电连接于所述第一有源区的第四部位与所述第四有源区的第二部位，其中所述第一有源区的第四部位位于所述第一有源区的所述第三部位对应所述第三栅极多晶硅的相反侧，且所述第四有源区的第二部位位于所述第三有源区的所述第一部位对应所述第三栅极多晶硅的相反侧。
15.如权利要求14所述的半导体架构，其还包括：
第三静态随机存取记忆体单元，其还包括：
所述第一有源区；
第四栅极多晶硅，其自所述第一有源区的上方延伸至所述第二有源区的上方，其中所述金属线位于所述第一与第四栅极多晶硅之间；以及
第三导电部件，其电连接于所述第一有源区的第三部位与所述第二有源区的第三部位，其中所述第一有源区的第三部位位于所述第一有源区的所述第二部位对应所述第三栅极多晶硅的相反侧，且所述第二有源区的第三部位位于所述第二有源区的所述第二部位对应所述第四栅极多晶硅的相反侧。
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