TWI856840B

TWI856840B - 半導體裝置及其形成方法

Info

Publication number: TWI856840B
Application number: TW112138622A
Authority: TW
Inventors: 粘逸昕; 林志宇; 藤原英弘; 陳炎輝
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-06-02
Filing date: 2023-10-06
Publication date: 2024-09-21

Abstract

一種半導體裝置包括第一記憶體單元、第二記憶體單元、第三記憶體單元和第四記憶體單元，操作性地排列於多個行的第一者，並且分別操作性地排列於多個列的第一者、第二者、第三者和第四者。第一行操作性地對應第一對位元線和第二對位元線。第一至第四列分別對應第一字元線、第二字元線、第三字元線和第四字元線。第一對位元線操作性地耦合第一記憶體單元和第二記憶體單元。第二對位元線操作性地耦合第三記憶體單元和第四記憶體單元。

Description

半導體裝置及其形成方法

本揭示內容是關於一種半導體裝置及半導體裝置的形成方法。

由於各種電子元件(例如電晶體、二極管、電阻器、電容器等)的積體密度不斷提高，半導體行業經歷了快速增長。在很大程度上，積體密度的提高來自於最小特徵尺寸的不斷減小，這使得更多的組件可以積體到給定的區域中。

本揭示內容提供一種半導體裝置。半導體裝置包括第一記憶體單元、第二記憶體單元、第三記憶體單元和第四記憶體單元，操作性地排列於多個行的第一行，並且分別操作性地排列於多個列的第一列、第二列、第三列和第四列。第一行操作性地對應第一對位元線和第二對位元線，第一列至第四列分別對應第一字元線、第二字元線、第三字元線和第四字元線。第一對位元線操作性地耦合第一記憶體單元和第二記憶體單元，第二對位元線操作性地耦合第三記憶體單元和第四記憶體單元。第一對位元線沿第一橫向方向物理性地延伸穿過形成有第一記憶體單元和第二記憶體單元的基板的第一部分並終止於形成有第三記憶體單元和第四記憶體單元的基板的第二部分，第二對位元線沿著第一橫向方向物理性地延伸穿過第一部分和第二部分。

本揭示內容提供一種半導體裝置，包括第一記憶體陣列、第二記憶體陣列、第一對位元線及第二對位元線。第一記憶體陣列包括在基板的第一部分上形成的多個第一記憶體單元。第二記憶體陣列包括在基板的第二部分上形成的多個第二記憶體單元，其中第二部分與第一部分沿第一橫向方向物理性地分隔。第一對位元線物理性地延伸穿過第一部分並終止於第二部分。第二對位元線物理性地延伸穿過第一部分和第二部分。

本揭示內容提供一種半導體裝置的形成方法，方法包括以下步驟：排列第一記憶體單元和第二記憶體單元於基板的第一部分上，排列第三記憶體單元和第四記憶體單元於基板的第二部分上，第一部分與第二部分沿第一橫向方向分隔，其中第一記憶體單元至第四記憶體單元中的每一者包括基於四接觸多晶矽間距架構形成的多個電晶體。將第一字元線和第二字元線分別連接到第一記憶體單元和第二記憶體單元。將第三字元線和第四字元線分別連接到第三記憶體單元和第四記憶體單元。將第一對位元線連接到第一記憶體單元和第二記憶體單元。將第二對位元線連接到第三記憶體單元和第四記憶體單元。第一對位元線沿第一橫向方向物理性地延伸穿過第一部分並終止於第二部分，第二對位元線沿第一橫向方向物理性地延伸穿過第一部分和第二部分。

10:記憶體陣列

100:記憶體單元

WL:字元線

BL:位元線

BLB:互補位元線

200:半導體裝置

202:第一記憶體單元

204:第二記憶體單元

206:第三記憶體單元

208:第四記憶體單元

210:區塊

230:區塊

212:第一字元線

214:第二字元線

216:第三字元線

218:第四字元線

222:第一對位元線

224:第二對位元線

WL[0]:字元線

WL[1]:字元線

WL[2]:字元線

WL[3]:字元線

300:記憶體單元

301:第一參考電壓

303:第二參考電壓

303:接地

305:字元線

307:位元線

309:互補位元線

310:節點

312:節點

314:節點

316:節點

T₁:電晶體

T₂:電晶體

T₃:電晶體

T₄:電晶體

T₅:電晶體

T₆:電晶體

400:半導體結構

401:基板

402:鰭片

403:隔離區

404:多晶矽結構

405:導電著陸墊

410:電晶體

BEOL:後段製程

FEOL:前段製程

M1層:金屬化層

M2層:金屬化層

M1_BL:位元線

M2_WL:字元線

Via1:通孔

Via2:通孔

500:記憶體陣列

502:子區塊

504:子區塊

506:子區塊

508:子區塊

502:記憶體單元

504:記憶體單元

506:記憶體單元

508:記憶體單元

510:區塊

520:區塊

522:第一對位元線

524:第二對位元線

532:第一源極/汲極互連結構

534:第二源極/汲極互連結構

540:位元線跳線

552:底組

554:頂組

BL_N[0]:近端位元線

BLB_N[0]:近端互補位元線

BL_F[0]:遠端位元線

BLB_F[0]:遠端互補位元線

Row[0]:列

Row[1]:列

Row[2]:列

Row[3]:列

700:記憶體陣列

702:記憶體單元

704:記憶體單元

706:記憶體單元

708:記憶體單元

722:第一對位元線

724:第二對位元線

722:近端位元線

724:遠端位元線

734:源極/汲極互連結構

774:頂組

772:底組

800:記憶體陣列

802:記憶體單元

804:記憶體單元

806:記憶體單元

808:記憶體單元

822:第一對位元線

824:第二對位元線

822:近端位元線

824:遠端位元線

834:源極/汲極互連結構

884:頂組

882:底組

900:方法

902:操作

904:操作

906:操作

908:操作

910:操作

閱讀以下實施方式的詳細描述並參照附圖，可以更全面地理解本揭示內容。需要強調的是，根據行業內的標準做法，各特徵沒有按比例繪製。事實上，為了討論清楚，可以任意增加或減少各種特徵的尺寸。

第1圖是根據本揭示內容一些實施方式記憶體陣列的方塊示意圖。

第2圖是根據本揭示內容一些實施方式半導體裝置的方塊示意圖。

第3圖是根據本揭示內容一些實施方式6T記憶體單元的電路示意圖的示例。

第4圖是根據本揭示內容一些實施方式半導體裝置的示例的剖面的方塊示意圖。

第5圖是根據本揭示內容一些實施方式以4CPP架構配置的記憶體陣列的佈局示意圖的示例。

第6圖是根據本揭示內容一些實施方式，對應第5圖的記憶體陣列，以4CPP架構配置的記憶體陣列的示意圖。

第7圖是根據本揭示內容一些實施方式以4CPP架構配置的記憶體陣列的佈局示意圖的示例。

第8圖是根據本揭示內容一些實施例以4CPP架構配置的記憶體陣列的佈局示意圖的示例。

第9圖是根據一些實施例的記憶體陣列的製作方法的示例。

以下揭示內容提供了許多用於實現本揭示內容的不同特徵不同的實施方式或實例。為了簡化本揭示內容，下文描述了元件和配置的特定的示例。當然，這些只是示例，並不意味著是限制性的。舉例來說，以下敘述中第一特徵在第二特徵上的形成可包括形成第一和第二特徵直接接觸的實施方式，也可包括額外的特徵形成於第一和第二特徵之間的這樣的實施方式，這樣第一和第二特徵可以不直接接觸。此外，本揭示內容在各種實例中可能重複元件編號和/或符號。此重複是為了簡單明瞭，並不限定所討論的各種實施方式和/或配置之間的關係。

此外，為了便於描述，在此可用空間相對術語，如「下面」、「之下」、「下方」、「之上」、「上方」、「頂」、「底」等，圖中所示的描述一個(些)元素或特徵與另一個(些)元素或特徵的關係。空間上的相對術語旨在涵蓋除了圖中描述的方向以外裝置在使用或操作中不同的方向。裝置可以其他方向定向(旋轉90度或其他方向)，這裡使用的空間相對描述符也可以對應地解釋。

一種常見的積體電路儲存器是靜態隨機存取儲存器(static random access memory，SRAM)裝置。典型的SRAM記憶體裝置有一個記憶體單元(memory cell)或「位元單元(bit-cell)」陣列。在一些示例中，每個記憶體單元使用連接在上參考電位和下參考電位(通常為接地(ground))之間的六個電晶體，這樣兩個儲存節點(storage node)中的一個可以被要儲存的信息佔據，而互補信息則儲存在另一個儲存節點中。SRAM單元中的每個位元都儲存在四個電晶體上，形成兩個交叉耦合的反向器(inverter)。另外兩個電晶體連接到記憶體單元字元線(word line)，通過選擇性地將位元單元連接到其位元線(bit line)來控制讀寫操作期間對記憶體單元的存取。

通常，SRAM裝置具有包括使用鰭式場效應電晶體(fin field effect transistor，FinFET)架構形成的電晶體的記憶體單元陣列。例如，多晶矽/金屬結構可連接到延伸至隔離材料上方的半導體鰭片。多晶矽/金屬結構作為FinFET電晶體的閘極(gate)，施加在閘極上的電壓決定電子在閘極相對兩側與鰭片相連的源極/汲極(source/drain，S/D)觸點之間的流動。FinFET電晶體的閾值電壓(threshold voltage)是電晶體「開啟(on)」時的最小電壓，此時S/D觸點之間會有明顯的電流流動。用於形成SRAM單元，沿其長度與鰭片接觸的閘極數量可被視為SRAM單元沿一個維度的「間距」，通常稱為「接觸多晶矽間距(contacted poly pitch，CPP)」。此間距至少部分決定了SRAM裝置的密度。

例如，雙接觸多晶矽間距(2CPP)SRAM單元包括兩個傳送閘極電晶體(pass gate transistor)、兩個p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體和兩個n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體，這些電晶體通過多個主動區(如鰭片)共同形成，這些主動區具有兩個閘極(如多晶矽或金屬結構)沿其長度方向與主動區連接，且至少部分閘極之間具有S/D觸點與主動區連接。在製造典型的2CPP SRAM架構時，需要切割每個單元中的部分鰭片，以形成六電晶體靜態隨機存取記憶體(6T SRAM)單元。此外，沿相鄰的列排列的記憶體單元通常共享相同的源極/汲極接觸結構，這不利地限制了獨立控制(例如存取)一個或多個特定的列的能力，並可能產生耦合問題。例如，在2CPP SRAM架構中，相鄰單元通常依靠共享源極/汲極接觸結構來接收電源電壓，例如，單元電源電壓(VDD)或核心電源電壓(CVDD)。在一些情況下，如果希望改變一些列的電源電壓，使用2CPP SRAM架構將面臨巨大挑戰。對於一些4CPP SRAM架構，互連層(例如，M2層)的位元線佈局可能會遇到耦合問題，從而降低讀取速度。因此，現有的SRAM裝置在很多方面都不盡如人意。

本揭示內容提供了以四接觸多晶矽間距(4CPP) 架構配置的記憶體裝置(例如，SRAM陣列)的各種實施例，旨在解決前文指出的技術問題而不妥協設計限制。在一些實施例中，如本文所揭示的記憶體裝置包括4CPP架構中設置橫跨對應數量(例如，4)記憶體單元的多個(例如，4)雙交錯字元線(double interleaved word lines)和多個飛跨式共用位元線(fly shared bit lines)。術語「雙交錯字元線」可以指至少四個字元線與分別位於不同位置的四個元件(例如，記憶體單元)相連，這些元件沿第一橫向方向(與字元線的縱向方向平行的方向)和第二橫向方向(與字元線的縱向方向正交的方向)相互偏移)。例如，(第一行的)四個不同列的記憶體單元可以沿字元線的縱向方向橫向鄰接，(第二行的)四個不同列的記憶體單元可以沿相同的縱向方向橫向鄰接。術語「飛跨式共用位元線」可以指至少兩對位元線與分別位於不同位置(例如，頂組和底組)的對應元件(例如，記憶體單元)有分段連接。因此，所揭示記憶體裝置的對應位元線和互補位元線的長度可以顯著減少到約4CPP(例如，比現有的SRAM陣列短2倍)。因此，可以有利地減少所揭示的記憶體裝置的位元線和互補位元線的負載。這種減少位元線和互補位元線上的負載使所揭示的記憶體裝置在不影響其性能的情況下放大(例如，在尺寸上)。透過同時利用4CPP單元中以組分隔的飛跨式共用位元線和交錯字元線，本揭示內容提供了一種避免位元線耦合及減少位元線負載的記憶體裝置設計。

第1圖是根據一些實施例示例的記憶體陣列10的方塊示意圖。第1圖示出具有多個記憶體單元100或位元單元的記憶體陣列10。一個或多個週邊電路(未示出)可以位於記憶體陣列10的一個或多個週邊區域或內部。記憶體單元100和外邊電路可以透過字元線WL和/或互補位元線BL和BLB耦合，並且數據可以透過互補位元線BL和BLB讀取和寫入記憶體單元100。應用於字元線和位元線的不同電壓組合可以定義對記憶體單元的讀取、消除或寫入(程式)操作。

第2圖示出了根據本揭示內容一些實施例以4CPP配置的半導體裝置200(例如，記憶體陣列(例如，第1圖中的記憶體陣列10))示例的佈局示意圖。半導體裝置200可包括第一記憶體單元202、第二記憶體單元204、第三記憶體單元206、第四記憶體單元208、多個字元線(例如，WL[0]、WL[1]、WL[2]和WL[3])、第一對位元線222和第二對位元線224。第一至第四記憶體單元分別係基於四接觸多晶矽電晶體架構(4CPP)形成。

第一記憶體單元202、第二記憶體單元204、第三記憶體單元206和第四記憶體單元208可操作性地沿多個行的第一者排列。第一記憶體單元202、第二記憶體單元204、第三記憶體單元206和第四記憶體單元208可分別操作性地排列在多個列的第一者、第二者、第三者和第四者中。第一行操作性地對應於第一對位元線222和第二對位元線224。第一至第四列分別對應於第一字元線212、第二字元線214、第三字元線216和第四字元線218。

半導體裝置200的佈局示意圖包括沿橫向方向(例如，X方向)彼此相鄰的多個區塊，並且每個區塊可以對應於沿共同的行(例如，沿成對位元線)跨越不同列的記憶體單元，根據各種實施例。例如在第2圖中。區塊210對應於橫跨第一至第四列(例如，WL[0]、WL[1]、WL[2]和WL[3])並沿第一對位元線222和第二對位元線224設置的記憶體單元。記憶體單元可以位於對應成對的行和列的交點。沿著每一行設置一對第一位元線(BL)和第一互補位元線(BLB)以及一對第二位元線(BL)和第二互補位元線(BLB)且沿著每一列設置一個字元線(WL)。

第一記憶體單元202沿第二橫向方向(例如，X)物理性地排列在第二記憶體單元204旁邊。第三記憶體單元206沿第二橫向方向(例如，X)物理性地排列在第四記憶體單元208旁邊，第二橫向方向(例如，X)垂直於第一橫向方向(例如，Y)。在一些實施例中，第一記憶體單元202與第三記憶體單元206沿第一橫向方向(例如，Y)對齊但物理性地分隔，第二記憶體單元204與第四記憶體單元208沿第一橫向方向(例如，Y)對齊但物理性地分隔。

第一對位元線222操作性地耦合到第一記憶體單元202和第二記憶體單元204。第二對位元線224操作性地耦合到第三記憶體單元206和第四記憶體單元208。第一對位元線222和第二對位元線224形成於設置在基板上的多個金屬化層的同一者。儘管字元線(例如，WL[0]至WL[3])和位元線在第2圖的半導體裝置200的佈局示意圖中分別被示為沿X方向和Y方向延伸，但應當理解，作為這種存取線的對應物理互連結構可以沿另一個方向延伸，同時保持在本揭示內容的範圍內。此外，雖然成對位元線可以分別在最底部的金屬化層(有時稱為「M0軌道」)中形成沿Y方向延伸的互連結構，字元線WL[0]至WL[3]可以分別在下一個上方的金屬化層(有時稱為「M1軌道))中形成沿X方向延伸的互連結構，但是字元線WL[0]至WL[3]可以形成在一個或多個偶數上方的層金屬化層中。例如，字元線WL[0]至WL[3]可以分別在偶數的上方的金屬化層(例如，作為M3軌道或M5軌道)中形成沿X方向延伸的互連結構。在另一個例子中，字元線的第一個子群(例如字元線WL[0]和WL[2])可以分別形成M3軌道，而字元線的第二個子組(例如字元線WL[1]和WL[3])可以分別形成M5軌道。

在一些實施例中，位元線可以遍布記憶體單元的兩個組或子陣列，例如，頂組和底組。第一對位元線222沿第一橫向方向(例如，Y)物理性地延伸穿過形成有第一記憶體單元202和第二記憶體單元204的基板的第一部分(例如，底組)並終止於形成有第三記憶體單元206和第四記憶體單元208的基板的第二部分(例如，頂組)。而第二對位元線224也沿第一橫向方向(例如，Y)物理性地延伸穿過第一部分(例如，底組)和第二部分(例如，頂組)兩者。在一些實施方式中，第一記憶體單元202和第二記憶體單元204屬於第一記憶體組(例如，底組)，而第三記憶體單元206和第四記憶體單元208屬於第二記憶體組(例如，頂組)。

根據本揭示內容的各種實施例，使用所揭示的排列方式，每個位元線和互補位元線可以具有約4CPP的長度。如此顯著縮短的長度(例如，與現有記憶體的8CPP長度相比)使所揭示的記憶體裝置在尺寸上更靈活地放大，而不會犧牲位元線(和互補位元線)上的負載。例如，要形成一個8×8的記憶體陣列，這種記憶體陣列的位元線和互補位元線的長度只能增加到8CPP左右，而不是現有記憶體中的16CPP。較短的位元線通常具有較小的電阻，這可以有利地降低沿位元線的壓降，進而提高記憶體裝置的運行速度。

第3圖繪示根據一些實施例的記憶體單元6T的電路圖。參見第3圖，繪示了記憶體單元300(一個記憶體位元或一個位元)的電路圖。根據本揭示內容的一些實施例，記憶體單元300被配置為靜態隨機存取記憶體(SRAM)單元，其包括許多電晶體。例如在第3圖中，記憶體單元300包括一個六電晶體(6T)-SRAM。每個電晶體可以形成於奈米結構的電晶體配置中，下面將進一步詳細討論。在一些其它實施方案中，記憶體單元300可以被實現為各種其它SRAM單元中的任何一個，例如，雙電晶體-雙電阻(2T-2R)SRAM單元、四電晶體(4T)-SRAM單元、八電晶體(8T)-SRAM單元、十電晶體(10T)-SRAM單元等。此外，儘管當前揭示內容的討論是針對SRAM單元的，但可以理解，當前揭示內容的其它實施例也可以用於任何記憶體單元例如，動態隨機存取(dynamic random access，DRAM)記憶體單元。

如第3圖所示，記憶體單元300包括6個電晶體：T₁、T₂、T₃、T₄、T₅和T₆。電晶體T₁和T₂形成為第一反向器，電晶體T₃和T₄形成為第二反向器，其中第一和第二反向器相互交叉耦合。具體地，第一和第二反向器分別耦合在第一參考電壓301和第二參考電壓303之間。在一些實施例中，第一參考電壓301是施加到記憶體單元300上的電源電壓(通常稱為「V_DD」)的電壓電平(voltage level)。第二參考電壓303通常稱為「接地」。第一個反向器(由電晶體T₁和T₂組成)與電晶體T₅耦合，第二個反向器(由電晶體T₃和T₄組成)與電晶體T₆耦合。除了耦合到第一和第二反向器外，電晶體T₆和T₅分別耦合到字元線305，並分別耦合到位元線307和互補位元線309(有時稱為bit line bar或BLB)。

在一些實施方式中，電晶體T₁和T₃分別被稱為記憶體單元300的上拉電晶體(pull-up transistor)(以下分別稱為「上拉電晶體T₁」和「上拉電晶體T₃」)。電晶體T₂和T₄被稱為記憶體單元300的下拉電晶體(pull-down transistor)(以下分別稱為「上拉電晶體T₂」和「下拉電晶體T₄」)。而電晶體T₅及T₆分別稱為記憶體單元300的存取電晶體(access transistor)(以下分別稱為「存取電晶體T₅」及「存取電晶體T₆」)。在一些實施方案中，電晶體T₂、T₄、T₅和T₆各自包括NMOS電晶體，並且電晶體T₁和T₃各自包括PMOS電晶體。雖然第3圖的實施例示出電晶體T₁至T₆是NMOS電晶體或PMOS電晶體，但任何一個適用於記憶體裝置的各種電晶體或裝置中的都可實現為電晶體T₁至T₆中的至少一個，例如雙極結電晶體(bipolar junction transistor，BJT)、高電子移動率電晶體(high electron mobility transistor，HEMT)等。

存取電晶體T₅和T₆各有一個耦合到字元線305的閘極。電晶體T₅和T₆的閘極被配置成透過字元線305接收脈動信號以允許或阻止記憶體單元300的存取，下面將更詳細討論。電晶體T₂和T₅在節點310透過電晶體T₂的汲極和電晶體T₅的源極相互耦合。節點310進一步耦合到電晶體T₁的汲極和節點312。電晶體T₄和T₆在節點314透過電晶體T₄的汲極和電晶體T₆的源極相互耦合。節點314進一步耦合到電晶體T₃的汲極和節點316。

當記憶體單元(例如，記憶體單元300)儲存資料位元時，位元單元的第一節點被配置為處於第一邏輯狀態(邏輯1或邏輯0)，並且位元單元的第二節點被配置為處於第二邏輯狀態(邏輯0或邏輯1)。第一和第二邏輯狀態是互補的。在一些實施例中，第一節點處的第一邏輯狀態可以表示儲存在記憶體單元中的資料位元的邏輯狀態。例如，在第3圖所示的實施例中，當記憶體單元300以邏輯1狀態儲存資料位元時，節點310被配置處於邏輯1狀態，而節點314被配置處於邏輯0狀態。

為了讀取儲存在記憶體單元300中的數據位元的邏輯狀態，位元線307和互補位元線309被預充電至V_DD(例如，邏輯高電平(logical high)，例如，使用電容器來保持電荷)。然後，藉由生效信號將字元線305生效或啟動至邏輯高電平，從而開啟存取電晶體T₅和T₆。具體來說，在存取電晶體T₅和T₆的閘極口分別接收到生效信號的正緣(rising edge)，從而開啟存取電晶體T₅和T₆。一旦存取電晶體T₅和T₆開啟，根據數據位元的邏輯狀態，預充電的位元線307或互補位元線309可能開始放電。例如，當記憶體單元300儲存邏輯0時，節點314(例如，Q)可以呈現對應邏輯1的電壓，並且節點310(例如，Q bar)可以呈現對應邏輯0的互補電壓。當存取電晶體T₅和T₆被開啟，從預充電的互補位元線309開始通過存取電晶體T₅和下拉式電晶體T₂並到達接地303的放電路徑產生。當互補位元線309上的電壓電平被這種放電路徑拉低時，下拉的電晶體T₄可能會保持關閉(off)狀態。因此，位元線307和互補位元線309可能分別呈現電壓電平以在位元線307和互補位元線309之間產生足夠大的電壓差。因此，耦合到位元線307和互補位元線309的檢測放大器可以使用電壓差的極性來確定數據位元的邏輯狀態是邏輯1還是邏輯0。

為了寫入儲存在記憶體單元300中的數據位元的邏輯狀態，將待寫入的數據施加於位元線307和/或互補位元線309。例如，以低阻抗連接將互補位元線309連接/短路至0V，例如，接地303。然後，藉由生效信號將字元線305生效或啟動至邏輯高電平，從而開啟存取電晶體T₅和T₆。一旦存取電晶體T₅和T₆被開啟，基於互補位元線309的邏輯狀態，節點310可能開始放電。例如，在電晶體T₅和T₆開啟之前，互補位元線309可以呈現對應邏輯0的電壓，並且節點310可以呈現對應互補邏輯1的電壓。當存取電晶體T₅和T₆被開啟，從節點310開始通過存取電晶體T₅到接地303的放電路徑產生。一旦節點310上的電壓電平被下拉到下拉電晶體T₄的閾值電壓Vth以下，電晶體T₄可能關閉，電晶體T₃可能開啟，導致節點314被上拉至V_DD301。一旦節點314小於V_DD301的閾值電壓Vth，電晶體T₁可能關閉，電晶體T₂可能關閉，導致節點310被下拉到接地303。然後，當字元線305被取消生效時，施加於位元線307和/或互補位元線309的邏輯狀態已儲存在記憶體單元300中。

為了進一步說明這些結構在第2圖中的相對(例如，垂直)排列，第4圖示出了根據一些實施例半導體結構400(例如，第2圖中的半導體裝置200)的剖面圖的示例。所示實施例包括：包括半導體結構的前段製程(front-end-of-line，FEOL)層和包括互連金屬層結構的後段製程(back end of line，BEOL)層。

在所示一些實施例中，FEOL層示出了傳送閘極FinFET電晶體410。FinFET電晶體410包括半導體基板401、鰭片402、隔離區403、多晶矽結構404，例如，聚矽、連接到鰭片402的導電的觸點S和觸點D以及連接到多晶矽結構404的觸點G。在所示一些實施例中，電流的傳導路徑是鰭片402(也可以稱為擴散區或氧化物擴散區)。多晶矽結構404用作閘極，使電流在鰭片402中從觸點S(例如，源極)流向觸點D(例如，汲極)。例如，對於觸點S和觸點D之間的電壓電位，取決於施加到多晶矽結構404上的電壓，電流可以在鰭片402中從觸點S流向觸點D。如果對多晶矽施加小於閾值電壓的電壓，則相當可觀的電流無法從觸點S流向觸點D，電晶體410為「關閉」。如果對多晶矽施加大於或等於閾值電壓的電壓，則可觀的電流通過鰭片402從觸點S流向觸點D，電晶體410為「開啟」。在一些實施例中，觸點S、觸點D和觸點G在FEOL層的多個鰭片402和多晶矽結構404之間形成連接，從而連接一個或多個電晶體的源極、汲極和閘極。在一些實施例中，電晶體410的源、汲極和閘極連接到BEOL層的互連金屬層結構。例如，通常電晶體410的閘門連接到字元線，字元線是BEOL層中互連金屬層結構之一的金屬棒之一，而傳送閘極電晶體410的S/D觸點同樣可以連接到互補位元線BL和BLB，互補位元線BL和BLB是BEOL層中一個或多個金屬層的其他金屬棒。在一些實施例中，BEOL層用於將電晶體410連接到週邊電路，例如用於讀/寫操作。在所示一些實施例中，觸點D和觸點G使用通孔連接到BEOL層的金屬棒。例如，通孔 Via1在FEOL層上方的第一金屬化層(M1層)中，在觸點D與金屬棒(例如，位元線M1_BL)之間形成連接。在所示一些實施例中，單獨的通孔Via1將G觸點連接到M1層的導電著陸墊405，通孔Via2將導電著陸墊405連接到M2層的金屬棒，例如字元線M2_WL。在一些實施方式中，M1層的導電著陸墊405可以由在其金屬層平面上被切割或斷開的金屬棒形成。

第5圖是根據本揭示內容的一些實施例以4CPP架構配置的記憶體陣列500(例如，第2圖中的半導體裝置200)的示例。第6圖示出了根據本揭示內容的一些實施例，對應第5圖的第一區塊510，以4CPP架構配置的記憶體陣列的示意圖。記憶體陣列500可以包括第一區塊510、第二區塊520、第一子區塊502(例如，第一記憶體單元)、第二子區塊504(例如，第二記憶體單元)、第三子區塊506(例如，第三記憶體單元)、第四子區塊508(例如，第四記憶體單元)、多個字元線(例如，WL[0]、WL[1]、WL[2]和WL[3])、第一對位元線522、第二對位元線524、一對第一源極/汲極互連結構532、一對第二源極/汲極互連結構534和位元線跳線540(或位元線切割)。第5圖的記憶體陣列500與第2圖的半導體裝置200基本相似，除了位元線跳線540和特定的列的序列，以進一步避免位元線耦合外。因此，以下將集中描述記憶體陣列500的差異。

按照各種實施例，每個區塊510或520包括四個子區塊，並且每個子區塊可以對應一個記憶體單元。以區塊510為代表性示例，區塊510具有四個子區塊502、504、506和508。子區塊502對應字元線WL[0](列Row[0])和第一對位元線522的近端位元線(在此稱為「BL_N[0]」)的交叉處的記憶體單元。子區塊504對應字元線WL[1](列Row[1])和第一對位元線的近端互補位元線522(以下簡稱「BLB_N[0]」)的交叉處的記憶體單元。子區塊506對應字元線WL[2](列Row[2])和第二對位元線522的遠端位元線(以下稱為「BL_F[0]」)的交叉處的記憶體單元。子區塊508對應字元線WL[3](列Row[3])和第二對位元線522(以下簡稱「BLB_F[0]」)的遠端互補位元線的交叉處的記憶體單元。

在不同的實施例中，第5圖中的每個區塊510至520是以4CPP架構配置。或者說，每個區塊都有四個多晶矽/金屬(閘極)結構穿過它們。在一些實施方案中，每個子區塊還可以具有穿過它們的四個多晶矽/金屬(閘極)結構。這四個閘極分別對應字元線WL[0]、WL[1]、WL[2]和WL[3]。

多個字元線可以是雙交錯字元線。術語「雙交錯字元線」可以指至少四個字元線與四個元件(例如，記憶體單元)分別位於不同位置，這些元件沿第一橫向方向(與字元線的縱向方向平行的方向)和第二橫向方向(與字元線的縱向方向正交的方向)彼此偏移。因此，在同一行(對應相同位元線)不同列(對應不同字元線)的記憶體單元可以基於這種交錯字元線WL[0]至WL[3]而彼此分隔或以其他方式排列，而在不同行(對應不同位元線)的記憶體單元可以使用交錯字元線WL[0]至WL[3]相互鄰接。如第5圖所示。例如，第一記憶體單元502和第三記憶體單元506可操作性地(例如，電性地)耦合到字元線WL[0]和WL[2](在此稱為「Row[n]」)。第二記憶體單元504和第4記憶體單元508可以操作性地(例如，電性地)耦合到字元線WL[1]和WL[3](在此稱為「Row[n+1]」)。在一些實施例中，區塊520可以具有如區塊510的雙交錯字元線排列。記憶體陣列500的列的序列可以是Row[n]、Row[n+1]、Row[n]、Row[n+1]，以有效避免位元線耦合。

此外，每個區塊的至少兩個子區塊沿一橫向方向(例如，X方向)彼此相鄰，可以共用一對共同的位元線和互補位元線。在記憶體陣列500中可以有一對近端的位元線522和一對遠端的位元線524。在一些實施例中，在同一行中不同列的記憶體單元(對應不同的字元線)可以共用一對共同的位元線和互補位元線。例如，區塊510的兩個子區塊502和504(沿第一對位元線522並穿過字元線WL[0]到字元線WL[1]的記憶體單元)透過一對第一源極/汲極互連結構532(^1stMDs)共用近端位元線BL_N[0]和近端互補位元線BLB_N[0]。區塊510的兩個子區塊506和508(沿第二對位元線524並穿過字元線WL[2] 至WL[3]的記憶體單元)透過一對第二源極/汲極互連結構534(2^ndMDs)共用遠端位元線BL_F[0]和遠端互補位元線BLB_F[0]。

在一些實施方式中，第一對位元線522和第二對位元線524可以形成在同一金屬化層(例如，M0、M2或M4層)中。在不同的實施例中，可以在記憶體陣列500中配置共用位元線結構。術語「飛跨式共用位元線」可以指至少兩對位元線與分別位於不同位置(例如，頂組和底組)的對應元件(例如，記憶體單元)有分段連接。例如，第一對位元線522沿第一橫向方向(例如，Y)物理性地延伸穿過形成有第一記憶體單元502和第二記憶體單元504的基板的第一部分並終止於位元線跳線540(例如，中間過渡區域)。第二對位元線524也沿第一橫向方向(例如，Y)物理性地延伸穿過第一部分、位元線跳線540及形成有第三記憶體單元506和第四記憶體單元508的基板的第二部分。在一些實施方式中，位元線跳線540可以是用於位元線切割的2CPP或4CPP過渡。第一記憶體單元502可以與第三記憶體單元506沿第一橫向方向(例如，Y)物理性地分隔。第二記憶體單元504可以與第四記憶體單元508沿第一橫向方向(例如，Y)物理性地分隔。

位元線可以遍布記憶體單元的兩個組或子組，例如，頂組554和底組552。第一記憶體單元502和第二記憶體單元504可以屬於第一記憶體組(例如，底組)，而第三記憶體單元506和第四記憶體單元508可以屬於第二記憶體組(例如，頂組)。4CPP單元中以組分隔的飛跨式共用位元線具有交錯字元線設計，可提高速度和功率(例如，電阻電容(RC)優化)。例如，前端電容可以保持為2CPP傳統單元的0.5倍。由於位元線的長度較短且空間較大，可以減小後端電容和前端電容。由於共用的位元線和字元線序列避免了存取相同的行的情況，因此不存在耦合問題。由於位元線電容較小且沒有位元線耦合問題，讀取速度更加激進。透過同時利用4CPP單元中以組分隔的飛跨式共用位元線和交錯字元線，本揭示內容提供了一種避免位元線耦合並減少位元線負載的記憶體裝置設計。

第7圖是根據本揭示內容的一些實施例以4CPP架構配置的記憶體陣列700的佈局示意圖的示例。第7圖的記憶體陣列700基本上類似於第5圖的記憶體陣列500，除了佈置遠端位元線724和源極/汲極互連結構，進一步減小位元線電容外。因此，以下將集中描述記憶體陣列700的差異。

在一些實施方式中，一對近端位元線722可以形成在設置在基板上的多個金屬化層的第一者。一對遠端位元線724可以包括形成於不同金屬化層的兩個部分。例如，一對遠端位元線724的第一部分可以形成在多個金屬化層的第一金屬化層(例如，M2層)中。一對遠端位元線724的第二部分可以形成在多個金屬化層的第二金屬化層(例如，M1層)中。每一對遠端位元線724的第一部分可以沿第一橫向方向(例如，Y)延伸。每一對遠端位元線724的第二部分可以沿第二橫向方向(例如，X)延伸。一對遠端位元線724在多個金屬化層的形成順序可以是：M2→M1→M2。源極/汲極互連結構734在頂組上可以更短以減小位元線電容。位元線跳線540可以是2CPP或4CPP過渡，以優化位元線電阻電容(resistance capacitance，R/C)。

第8圖是根據本揭示內容一些實施例以4CPP架構配置的記憶體陣列800的佈局示意圖的示例。第8圖的記憶體陣列800基本上類似於第5圖的記憶體陣列500，除了佈置遠端位元線824和源極/汲極互連結構，進一步減小位元線電容外。因此，以下將集中描述記憶體陣列800的差異。

在一些實施方式中，一對近端位元線822可以形成在設置在基板上的多個金屬化層的第一者。一對遠端位元線824可以包括形成於不同金屬化層的三個部分。例如，一對遠端位元線824的第一部分可以形成在多個金屬化層的第一金屬化層(例如，M4層)中。一對遠端位元線824的第二部分可以形成在多個金屬化層的第二金屬化層(例如，M3層)中。一對遠端位元線824的第三部分可以形成在多個金屬化層的第三金屬化層(例如，M2層)中。一對遠端位元線824在多個金屬化層的形成順序可以是：M4→M3→M2。源極/汲極互連結構834在頂組上可以更短以減小位元線電容。一對近端位元線822可以形成在多個金屬化層的第三金屬化層(例如，M2層)中。M2層可以有更大的空間來減小位元線電容。位元線跳線540可以是2CPP或4CPP過渡，以優化位元線電阻電容(R/C)。第一記憶體單元802可以與第三記憶體單元806沿第一橫向方向(例如，Y)對齊但物理性地分隔。第二記憶體單元804可以與第四記憶體單元808沿第一橫向方向(例如，Y)對齊但物理性地分隔。

第9圖是根據一些實施例的記憶體陣列的製作方法的示例。在概述中，方法900可以包括製造記憶體陣列以避免位元線耦合並減少位元線負載。

方法900從操作902開始，其中可以提供第一記憶體單元、第二記憶體單元、第三記憶體單元和第四記憶體單元。例如，記憶體單元可以基於半導體裝置200(第2圖)、記憶體陣列500(第5圖)、記憶體陣列700(第7圖)、或記憶體陣列800(第8圖)。可以將第一記憶體單元(對應，例如，202、502、702或802)和第二記憶體單元(對應，例如，204、504、704或804)排列在基板的第一部分。可以將第三記憶體單元(對應，例如，206、506、706或806)和第四記憶體單元(對應，例如208、508、708或808)排列在基板的第二部分。第一部分可以沿第一橫向方向(例如，Y方向)與第二部分分隔。第一至第四記憶體單元中的每一者可以包括以四接觸多晶矽電晶體(4CPP)架構形成的多個電晶體。第一記憶體單元(對應，例如，202、502、702或802)和第二記憶體單元(對應，例如，204、504、704或804)可以沿垂直於第一橫向方向(例如，Y 方向)的第二橫向方向(例如，X方向)彼此相鄰排列。第三記憶體單元(對應，例如，204、504、704或804)和第四記憶體單元(對應，例如，208、508、708或808)可以是物理性地沿第二橫向方向(例如，X方向)彼此相鄰排列。

方法900繼續操作904，其中可以將第一字元線和第二字元線分別連接到第一記憶體單元和第二記憶體單元。在一些實施例中，第一字元線(對應第2圖、第5圖、第7圖或第8圖中的字元線WL[0])可以連接到第一記憶體單元(對應，例如202、502、702或802)，而第二字元線(對應第2圖、第5圖、第7圖或第8圖中的字元線WL[1])可以連接到第二記憶體單元(對應，例如，204、504、704或804)。

方法900繼續操作906，其中可以將第三字元線和第四字元線分別連接到第三記憶體單元和第四記憶體單元。在一些實施例中，第三字元線(對應第2圖、第5圖、第7圖或第8圖中的字元線WL[2])可以連接到第三記憶體單元(對應，例如，206、506、706或806)，而第2圖、第5圖、第7圖或第8圖中的第四字元線(對應字元線WL[3])可以連接到第四記憶體單元(對應，例如，208、508、708或808)。

方法900繼續操作908，其中可以將第一對位元線連接到第一記憶體單元和第二記憶體單元。例如，第一對位元線(對應222、522、722或822)可以連接到第一記憶體單元(對應，例如202、502、702或802)和第二記憶體單元(對應，例如204、504、704或804)。在一些實施方式中，第一對位元線(對應222、522、722或822)沿第一橫向方向(例如，Y方向)可以物理性地延伸穿過第一部分並可以終止於第二部分。

方法900繼續操作910，其中可以將第二對位元線連接到第三記憶體單元和第四記憶體單元。例如，第二對位元線(對應224、524、724或824)可以連接到第三記憶體單元(對應，例如206、506、706或806)和第四記憶體單元(對應，例如208、508、708或808)。第二對位元線(對應224、524、724或824)，沿第一橫向方向(例如，Y方向)，可以物理性地延伸穿過第一部分和第二部分。與傳統的2CPP寬單元相比，4CPP SRAM高單元上的共用位元線採用交錯字元線設計，可改善讀取速度和耦合問題。

如本文所用，術語「約」和「大約」通常表示所述值的正負10%。例如，大約0.5將包括0.45和0.55，大約10將包括9到11，大約1000將包括900到1100。

在一些實施方式中，第一記憶體單元至第四記憶體單元分別係基於四接觸多晶矽間距電晶體架構形成。

在一些實施方式中，第一記憶體單元沿第二橫向方向與第二記憶體單元相鄰，第三記憶體單元沿第二橫向方向與第四記憶體單元相鄰，第二橫向方向垂直於第一橫向方向。

在一些實施方式中，第一記憶體單元與第三記憶體單元沿第一橫向方向對齊但物理性地分隔，第二記憶體單元與第四記憶體單元沿第一橫向方向對齊物理性地分隔。

在一些實施方式中，第一記憶體單元和第二記憶體單元屬於第一記憶組，第三記憶體單元和第四記憶體單元屬於第二記憶組。

在一些實施方式中，第一對位元線和第二對位元線係形成於設置在基板上的多個金屬化層的同一者中。

在一些實施方式中，第一對位元線係形成於設置在基板上的多個金屬化層的第一者中，第二對位元線中的每一者具有第一部分及第二部分第一部分，形成於金屬化層的第一者中，第二部分，形成於金屬化層的第二者中。

在一些實施方式中，第二對位元線中的每一者的第一部分在第一橫向方向上延伸，第二對位元線中的每一者的第二部分在第二橫向方向上延伸。

在一些實施方式中，第一對位元線係形成於設置在基板上的多個金屬化層的第一者中，第二對位元線中的每一者具有第一部分、第二部分及第三部分。第一部分，形成在金屬化層的第一者中，第二部分，形成在金屬化層的第二者中，第三部分，形成在金屬化層的第三者中。

在一些實施方式中，第二對位元線中的每一者的第一部分和第三部分在第一橫向方向上延伸，第二對位元線中的每一者的第二部分在第二橫向方向上延伸。

在一些實施方式中，第一對位元線僅與第一記憶體單元操作性耦合，第二對位元線僅與第二記憶體單元操作性耦合。

在一些實施方式中，第一記憶體單元沿第二橫向方向物理性地並排，第二橫向方向垂直於第一橫向方向，第二記憶體單元沿第二橫向方向物理性地並排。

在一些實施方式中，相鄰的第一記憶體單元分別與不同的字元線操作性耦合，相鄰的第二記憶體單元分別與不同的字元線操作性耦合。

在一些實施方式中，第一對位元線係形成於設置在基板上的金屬化層的第一者中，第二對位元線中的每一者具有第一部分及第二部分。第一部分，形成於第一者中，第二部分，形成於金屬化層的第二者中。

在一些實施方式中，第一對位元線係形成於設置在基板上的金屬化層的第一者中，第二對位元線中的每一者具有第一部分、第二部分及第三部分。第一部分，形成於第一者中，第二部分，形成於金屬化層的第二者中，第三部分，形成於金屬化層的第三者中。

在一些實施方式中，第一記憶體單元和第二記憶體單元分別係基於四接觸多晶矽間距電晶體架構形成。

在一些實施方式中，第一記憶體單元和第二記憶體單元沿第二橫向方向物理性地彼此相鄰，第二橫向方向垂直於第一橫向方向，第三記憶體單元和第四記憶體單元沿第二橫向方向物理性地彼此相鄰。

以上概述了幾個實施例的特徵，以便本領域技術人員可以更好地理解本揭示內容的各個方面。本領域技術人員應當理解，他們可以容易地使用本揭示內容作為設計或修改其它過程和結構的基礎，以執行相同的目的和/或實現本文介紹的實施例的相同優點。本領域技術人員還應當認識到，這種等同的結構並不背離本揭示內容的精神和範圍，並且它們可以在不脫離本揭示內容的精神和範圍的情況下進行本文的各種變化、替換和更改。