KR20180127288A - 2 포트 sram 구조물 - Google Patents

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KR20180127288A
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Abstract

집적 회로 구조물은 스태틱 랜덤 액세스 메모리(SRAM) 셀을 포함하고, 상기 SRAM 셀은 판독 포트 및 기록 포트를 포함한다. 기록 포트는 제 1 풀업 금속 산화물 반도체(MOS) 디바이스 및 제 2 풀업 MOS 디바이스, 및 상기 제 1 풀업 MOS 디바이스 및 상기 제 2 풀업 MOS 디바이스와 교차 래치된 인버터를 형성하는 제 1 풀다운 MOS 디바이스 및 제 2 풀다운 MOS 디바이스를 포함한다. 집적 회로 구조물은 제 1 금속층 - 상기 제 1 금속층 내에 비트 라인, CVdd 라인, 및 제 1 CVss 라인이 있음 - , 제 1 금속층 위의 제 2 금속층, 및 제 2 금속층 위의 제 3 금속층을 더 포함한다. 기록 워드 라인이 제 2 금속층에 있다. 판독 워드 라인이 제 3 금속층에 있다.

Description

2 포트 SRAM 구조물{TWO-PORT SRAM STRUCTURE}
우선권 주장 및 상호 참조
본 출원은 2016년 1월 29일자 출원된 발명의 명칭이 "Two-Port SRAM Structure"인 미국 가특허 출원 제62/288,789호를 우선권 주장하며, 상기 출원은 참조에 의해 본원에 통합된다.
스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM)는 집적 회로에서 일반적으로 사용된다. SRAM 셀은 리프레싱(refreshing) 필요 없이 데이터를 유지하는 유리한 특징을 갖는다. 집적 회로의 속도에 대해 요구하는 요건이 증가함에 따라, SRAM 셀의 판독 속도 및 기록 속도가 또한 더 중요하게 되었다. 그러나, 이미 매우 작은 SRAM 셀의 점점 더한 다운 스케일링으로, 이러한 요구는 달성하기 어렵다. 예를 들어, SRAM 셀의 비트 라인 및 워드 라인을 형성하는 금속 라인의 시트 저항은 점점 더 높아지고, 따라서 SRAM 셀의 비트 라인 및 워드 라인의 RC 지연은 증가되므로, 이는 판독 속도 및 기록 속도의 향상을 막는다.
나노미터 시대에 진입할 때, 분할 워드 라인 SRAM 셀은 금속 층, 폴리실리콘 라인, 및 활성 영역의 리소그래피 친화적인 레이아웃 형상으로 인해, 또한 속도 향상을 위한 더욱 짧은 비트 라인으로 인해, 점점 더 인기를 얻게 되었다. 그러나, 나노미터 시대에서, SRAM 셀도 또한 커지고, 이는 두 가지 문제를 야기한다. 첫째로, 각각의 비트 라인은 SRAM 셀의 여러 행에 연결되어야 하는데, 이는 높은 비트 라인 금속 결합 커패시턴스를 유도하므로, 상기 차동 비트 라인들(비트 라인 및 비트 라인 바)의 차동 속도가 감소된다. 두 번째로, 각각의 워드 라인은 또한 SRAM 셀의 여러 열에 연결되어야 하는데, 이는 긴 워드 라인을 야기하므로, 악화된 저항을 야기한다.
집적 회로 구조물은 스태틱 랜덤 액세스 메모리(SRAM) 셀을 포함하고, 상기 SRAM 셀은 판독 포트 및 기록 포트를 포함한다. 기록 포트는 제 1 풀업 금속 산화물 반도체(MOS) 디바이스 및 제 2 풀업 MOS 디바이스, 및 상기 제 1 풀업 MOS 디바이스 및 상기 제 2 풀업 MOS 디바이스와 교차 래치된 인버터를 형성하는 제 1 풀다운 MOS 디바이스 및 제 2 풀다운 MOS 디바이스를 포함한다. 집적 회로 구조물은 제 1 금속층 - 상기 제 1 금속층 내에 비트 라인, CVdd 라인, 및 제 1 CVss 라인이 있음 - , 제 1 금속층 위의 제 2 금속층, 및 제 2 금속층 위의 제 3 금속층을 더 포함한다. 기록 워드 라인이 제 2 금속층에 있다. 판독 워드 라인이 제 3 금속층에 있다.
본 개시의 양태는 첨부 도면과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 2 포트 8 트랜지스터(8T) 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀의 회로도를 도시한다.
도 2는 일부 실시예들에 따라, SRAM 셀에 포함된 층들의 횡단면도를 도시한다.
도 3은 일부 실시예들에 따라, 2 포트 8T SRAM 셀의 프론트엔드(front-end) 피처의 레이아웃을 도시한다.
도 4는 일부 실시예들에 따라, SRAM 셀의 기록 워드 라인 및 판독 워드 라인을 도시한다.
도 5는 일부 실시예들에 따라, SRAM 셀에서 조그(jog)를 갖는 기록 워드 라인 및 판독 워드 라인을 도시한다.
도 6은 일부 실시예들에 따라, SRAM 어레이의 미니 어레이, 개개의 워드 라인, 및 CVss 라인을 도시한다.
도 7 내지 도 9는 일부 실시예들에 따라, SRAM 셀의 금속 라인의 레이아웃을 도시한다.
도 10은 일부 실시예들에 따라, 2 포트 10 트랜지스터(10T) SRAM 셀의 회로도를 도시한다.
도 11은 일부 실시예들에 따라, 2 포트 10T SRAM 셀의 프론트엔드 피처의 레이아웃을 도시한다.
도 12 및 도 13은 일부 실시예들에 따라, SRAM 셀의 금속 라인의 레이아웃을 도시한다.
도 14는 일부 실시예들에 따라, SRAM 어레이의 내부 및 외부의 CVss 전력 메시의 연결의 개략도를 도시한다.
도 15는 일부 실시예들에 따라, SRAM 어레이의 비트 라인의 연결의 개략도를 도시한다.
다음의 개시는 본 발명의 상이한 피처(feature)들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
2 포트 스태틱 랜덤 액세스 메모리(SRAM) 셀 및 SRAM 셀의 금속 라인의 대응하는 레이아웃이 다양한 예시적인 실시예들에 따라 제공된다. 일부 실시예들의 일부 변형들이 논의된다. 다양한 도면들 및 예시적인 실시예에 걸쳐서, 동일한 참조 번호는 동일한 요소를 나타내는데 이용된다.
도 1은 일부 실시예들에 따라, 2 포트 8 트랜지스터(8T) SRAM 셀(10)의 회로도를 도시한다. SRAM 셀(10)은 판독 포트 및 기록 포트를 포함한다. 판독 포트는 P 형 금속 산화물 반도체(P-type Metal-Oxide-Semiconductor; PMOS) 트랜지스터인 풀업 트랜지스터(PU-1 및 PU-2), 및 N 형 금속 산화물 반도체(N-type Metal-Oxide-Semiconductor; NMOS) 트랜지스터인 풀다운 트랜지스터(PD-1 및 PD-2)와 패스 게이트 트랜지스터(PG-1 및 PG-2)를 포함한다. 패스 게이트 트랜지스터(PG-1 및 PG-2)의 게이트는 SRAM 셀(10)이 기록을 위해 선택되었는지 아닌지의 여부를 결정하는 기록 워드 라인(W-WL)에 의해 제어된다. 풀업 트랜지스터(PU-1 및 PU-2) 및 풀다운 트랜지스터(PD-1 및 PD-2)로 형성된 래치(latch)는 비트를 저장하고, 여기서 비트의 상보성 값(complementary value)들은 스토리지 데이터(Storage Data; SD) 노드(110) 및 SD 노드(112)에 저장된다. 저장된 비트는 기록 비트 라인(W-BL) 및 기록 비트 라인 바(W-BLB)를 포함하는 상보성 비트 라인을 통해 SRAM 셀(10)에 기록될 수 있다. SRAM 셀(10)은 양의 전원 공급 전압(또는 VDD로서 표시됨)을 갖는 양의 전원 공급 노드(Vdd)를 통하여 전력이 공급된다. 또한, SRAM 셀(10)은 또한 전기적 접지일 수 있는 전원 공급 전압(Vss)(또한 VSS로 표시됨)에 연결된다. 트랜지스터(PU-1 및 PD-1)는 제 1 인버터를 형성한다. 트랜지스터(PU-2 및 PD-2)는 제 2 인버터를 형성한다. 제 1 인버터의 입력은 트랜지스터(PG-1) 및 제 2 인버터의 출력에 연결된다. 제 1 인버터의 출력은 트랜지스터(PG-2) 및 제 2 인버터의 입력에 연결된다.
풀업 트랜지스터(PU-1 및 PU-2)의 소스는 각각 CVdd 노드(102) 및 CVdd 노드(104)에 연결되고, 이들은 전원 공급 전압(및 라인)(Vdd)에 또한 연결된다. 풀다운 트랜지스터(PD-1 및 PD-2)의 소스는 각각 CVss 노드(106) 및 CVss 노드(108)에 연결되고, 이들은 전원 공급 전압/라인(Vss)에 또한 연결된다. 트랜지스터(PU-1 및 PD-1)의 게이트는 트랜지스터(PU-2 및 PD-2)의 드레인에 연결되고, 이것은 SD 노드(110)로서 언급되는 연결 노드를 형성한다. 트랜지스터(PU-2 및 PD-2)의 게이트는 트랜지스터(PU-1 및 PD-1)의 드레인에 연결되고, 이 연결 노드는 SD 노드(112)로서 언급된다. 패스 게이트 트랜지스터(PG-1)의 소스/드레인 영역은 BL 노드에서 기록 W-BL에 연결된다. 패스 게이트 트랜지스터(PG-2)의 소스/드레인 영역은 W-BLB 노드에서 워드 라인 W-BLB에 연결된다.
SRAM 셀(10)은 직렬로 연결된 판독 풀다운 트랜지스터(RPD) 및 판독 패스 게이트 트랜지스터(RPG)를 포함하는 판독 포트를 더 포함한다. 트랜지스터(RPD)의 게이트는 SD 노드(112)에 연결된다. 트랜지스터(RPG)의 게이트는 판독 워드 라인(R-WL)에 연결된다. 트랜지스터(RPG)의 소스/드레인 영역은 로컬 감지 회로(도 6)에 연결되는 판독 비트 라인(R-BL)에 연결된다. 트랜지스터(RPD)의 소스/드레인 영역은 CVss에 연결된다.
도 2는 SRAM 셀(10)에 포함된 복수의 층들의 개략적인 횡단면도를 도시하고, 상기 복수의 층들은 반도체 칩 또는 웨이퍼 상에 형성된다. 도 2는 상호접속 구조물 및 트랜지스터의 여러 레벨을 나타내도록 개략적으로 도시되었고, SRAM 셀(10)의 실제 횡단면도를 반영하지 않을 수 있다는 것을 유념한다. 상호접속 구조물은 콘택 레벨, OD(여기서, 용어 "OD"는 "활성 영역"을 나타냄) 레벨, 비아 레벨(Via_0 레벨, Via_1 레벨, Via_2 레벨, 및 Via_3 레벨), 및 금속층 레벨(M1 레벨, M2 레벨, M3 레벨, 및 M4 레벨)을 포함한다. 도시된 레벨 각각은 그 내부에 형성된 하나 이상의 유전체 층 및 전도성 피처를 포함한다. 동일한 레벨에 있는 전도성 피처는 실질적으로 서로 대등한 상부 표면, 및 실질적으로 서로 대등한 하부 표면을 가질 수 있고, 동시에 형성될 수 있다. 콘택 레벨은 Via_0 레벨과 같은 위에 놓인 레벨에 트랜지스터(예컨대, 도시된 예시적인 트랜지스터(PU-1 및 PU-2))의 게이트 전극을 연결시키기 위한 게이트 콘택(또한, 콘택 플러그로도 언급됨), 및 위에 놓인 레벨에 트랜지스터의 소스/드레인 영역을 연결시키기 위한 소스/드레인 콘택("콘택"으로 표시됨)을 포함할 수 있다.
도 3은 예시적인 실시예들에 따라, 2 포트 8 트랜지스터(8T) SRAM 셀(10)의 프론트엔드 피처의 레이아웃을 도시한다. 포론트엔드 피처는 Via_0 레벨(도 1)의 피처, 및 Via_0 레벨 아래에 놓인 피처를 포함한다. SRAM 셀(10)의 외부 경계들(10A, 10B, 10C, 및 10D)은 직사각형 영역을 표시하는 점선을 사용하여 도시된다. SRAM 셀(10)은 X 방향(행 방향)으로 측정된 길이(L1), 및 Y 방향(열 방향)으로 측정된 폭(W1)을 갖는다. 본 개시의 일부 실시예들에 따라, 비(L1/W1)가 대략 3.5보다 크므로, SRAM 셀(10)은 행 방향으로 길다.
점선(10E)은 판독 포트가 기록 포트에 접합되는 곳을 도시하기 위해 예시된다. n_well 영역이 SRAM 셀(10)의 기록 포트의 중간에 있고, 두 개의 p_well 영역이 n_well 영역의 대향측 상에 있다. 도 1에 도시된 CVdd 노드(102), CVdd 노드(104), CVss 노드(106), CVss 노드(108), 기록 비트 라인(W-BL) 노드, 및 기록 비트 라인 바(W-BLB) 노드가 도 3에 또한 도시된다.
기록 포트에서, 게이트 전극(16)은 핀 기반일 수 있으므로 이하에 핀(20)으로 언급되는 밑에 놓인 활성 영역(n_well 영역에 있음)(20)으로 풀업 트랜지스터(PU-1)를 형성한다. 게이트 전극(16)은 또한, 핀 기반일 수 있는 밑에 놓인 활성 영역(n_well 영역의 좌측에 있는 제 1 p_well 영역에 있음)(14)으로 풀다운 트랜지스터(PD-1)를 형성한다. 게이트 전극(18)은 밑에 놓인 활성 영역(14)으로 패스 게이트 트랜지스터(PG-1)를 형성한다. 게이트 전극(36)은 밑에 놓인 활성 영역(n_well 영역에 있음)(40)으로 풀업 트랜지스터(PU-2)를 형성한다. 게이트 전극(36)은 또한, 밑에 놓인 활성 영역(n_well 영역의 우측에 있는 제 2 p_well 영역에 있음)(34)으로 풀다운 트랜지스터(PD-2)를 형성한다. 게이트 전극(38)은 밑에 놓인 활성 영역(34)으로 패스 게이트 트랜지스터(PG-2)를 형성한다. 본 개시의 일부 실시예들에 따라, 패스 게이트 트랜지스터(PG-1 및 PG-2), 풀업 트랜지스터(PU-1 및 PU-2), 및 풀다운 트랜지스터(PD-1 및 PD-2)는 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)이다. 본 개시의 대안적인 실시예들에 따라, 패스 게이트 트랜지스터(PG-1 및 PG-2), 풀업 트랜지스터(PU-1 및 PU-2), 및 풀다운 트랜지스터(PD-1 및 PD-2)는 평면 MOS 디바이스이다.
판독 포트에서, 게이트 전극(36)은 일부 실시예들에 따라 반도체 핀인 밑에 놓인 활성 영역(49)으로 판독 풀다운 트랜지스터(RPD)를 형성하기 위해 더욱 연장된다. 게이트 전극(51)은 밑에 놓인 활성 영역(49)으로 또한 판독 패스 게이트 트랜지스터(RPG)를 형성한다.
도 3은 일부 실시예들에 따라, 두 개의 핀(14)(및 두 개의 핀(34) 및 두 개의 핀(49))을 도시한다. 다른 실시예들에 따라, 트랜지스터를 형성하기 위해 단일 핀, 두 개의 핀, 세 개의 핀, 또는 그 이상의 핀이 있을 수 있다.
도 3에 도시된 바와 같이, SD 노드(110)는 콘택 레벨(도 2)에 있는 피처들인 게이트 콘택 플러그(44) 및 소스/드레인 콘택 플러그(42)를 포함한다. 콘택 플러그(42)는 길고, 게이트 전극(16 및 36)의 연장된 방향에 평행한 X 방향으로 길이 방향을 갖는다. 게이트 콘택 플러그(44)는 게이트 전극(36) 위의 일부분을 포함하고, 게이트 전극(36)에 전기적으로 연결된다. 본 개시의 일부 실시예들에 따라, 게이트 콘택 플러그(44)는 X 방향에 수직인 Y 방향으로 길이 방향을 갖는다. 물리적 반도체 웨이퍼 상에 SRAM 셀(10)의 제조에 있어서, 콘택 플러그(42 및 44)는 단일 연속적 버티드 콘택 플러그로서 형성될 수 있다.
SD 노드(112)는 소스/드레인 콘택 플러그(46) 및 게이트 콘택 플러그(48)를 포함한다. 게이트 콘택 플러그(48)는 소스/드레인 콘택 플러그(46)를 오버랩하는 부분을 갖는다. SD 노드(110)가 SD 노드(112)에 대칭일 수 있기 때문에, 게이트 콘택 플러그(48) 및 소스/드레인 콘택 플러그(46)의 세부 사항은 본원에서 반복하지 않으며, 각각 게이트 콘택 플러그(44) 및 소스/드레인 콘택 플러그(42)의 설명을 참조하여 찾을 수 있다.
도 3은 또한 게이트 전극(18 및 38)에 연결되는 기록 워드 라인 콘택(W-WL 콘택으로 표시됨)을 도시한다. 도면에 걸쳐, 콘택(또한 콘택 플러그로도 언급됨) 각각은 내부에 "x" 표시를 갖는 직사각형을 포함하는 마크를 사용하여 도시된다. 더욱이, 복수의 비아 - 각각은 원 및 그 원 내부에 "x" 표시를 사용하여 도시됨 - 가 개개의 밑에 놓인 콘택 플러그 위에 있어 콘택 플러그와 접촉한다. 긴 콘택 플러그(54A 및 54B)가 CVss 라인에 풀다운 트랜지스터(PD-1 및 PD-2)의 소스 영역을 각각 연결하기 위해 사용된다. 긴 콘택 플러그(54A 및 54B)는 각각 CVss 노드(106 및 108)의 일부이다. 긴 콘택 플러그(54A 및 54B)는 X 방향에 평행한 길이 방향을 갖고, SRAM 셀(10)의 코너를 오버랩하도록 형성될 수 있다. 더욱이, 긴 콘택 플러그(54A 및 54B)는 SRAM 셀(10)에 인접하는 이웃 SRAM 셀들 내로 더욱 연장될 수 있다.
긴 콘택 플러그(54B)는 판독 포트 및 기록 포트 양자 모두에 연장된다. 긴 콘택 플러그(54B)는 via_0 레벨 비아(53A), via_0 레빌 비아(53B) 중 어느 하나, 또는 양자 모두를 통해 M1 레벨에서 CVss 라인(들)에 연결된다. 따라서, 비아(53A 및 53B)는 이들 중 하나를 도시하기 위해 점선으로 나타나고, 생략될 수도 있고 생략되지 않을 수도 있다. R-WL 콘택과 같은 복수의 피처들이 또한 존재한다. 이러한 피처들 및 대응하는 비아 및 콘택 플러그의 기능은 도 3에서 찾아볼 수 있으므로, 설명되지 않는다.
도 4는 SRAM 셀(10)의 M1 레벨, M2 레벨, M3 레벨, 및 M4 레벨에서 형성된 금속 라인을 도시한다. 상세한 설명 전반에 걸쳐, 금속 라인의 표기는 이들이 있는 금속 레벨이 따라올 수 있고, 개개의 금속 레벨은 괄호 안에 배치된다. 도 4에 도시된 바와 같이, 제 1 CVdd 라인, 제 1, 제 2, 및 제 3 CVss 라인들, 기록 비트 라인(W-BL), 기록 비트 라인 바(W-BLB), 및 판독 비트 라인(R-BL)(도 1 참조)가 M1 레벨(도 2 참조)에 배치되고, Y 방향(열 방향)에 평행한 길이 방향을 갖는다. 따라서, 이러한 금속 라인들 각각은 동일한 열에 있는 복수의 SRAM 셀들 내로 연장될 수 있고, 이러한 복수의 SRAM 셀들에 연결될 수 있다. 제 2 및 제 3 CVss 라인 중 하나 또는 양자 모두 중 어느 하나가 형성될 수 있으므로, 제 2 및 제 3 CVss 라인은 점선을 사용하여 표시된다. 이에 대응하여, Via_0 레벨 비아(53A 또는 53B) 중 하나 또는 양자 모두 중 어느 하나가 개개의 위에 놓인 제 2 CVss 라인 및 제 3 CVss 라인에 연결시키기 위해서 형성될 수 있다.
로컬 감지가 판독 비트 라인(R-BL) 상의 신호를 측정하는데 사용되기 때문에, 판독 비트 라인(R-BL)은 대개 매우 짧다(예를 들어, R-BL은 Y 방향에서 SRAM 셀(10)의 폭의 16배 또는 32배일 수 있다). 반면에, 기록 비트 라인(W-BL)은 글로벌 비트 라인이고, 예를 들어, (Y 방향에서) SRAM 셀(10)의 폭의 256배와 동일한 길이를 가질 수 있다. 따라서, 기록 비트 라인(W-BL)의 저항은 판독 비트 라인(R-BL)보다 중요하고, 기록 비트 라인(W-BL)의 폭(W5)은 라인 저항을 줄이기 위해 판독 비트 라인(R-BL)의 라인 폭(W6)보다 클 수 있다. 일부 실시예들에 따라, 비(W5/W6)가 대략 1.2보다 클 수 있다.
기록 워드 라인(W-WL) 및 판독 워드 라인(R-WL)은, 저항을 줄이기 위해서, 이들의 폭이 최대화될 수 있도록 상이한 금속층에 배치된다. 본 개시의 일부 실시예들에 따라, 기록 워드 라인(W-WL)은 M2 레벨(도 2)에 있고, 판독 워드 라인(R-WL)은 M4 레벨에 있다. 일부 실시예들에 따라, M4 레벨에서 그리고 SRAM 셀(10) 내부에, 어떠한 다른 금속 라인 없이 단일 R-WL이 있다. 일부 실시예들에 따라, W-WL의 폭(W4)에 대한 R-WL의 폭(W3)의 비율인 비(W3/W4)는 대략 1.5보다 크다. 판독 동작이 기록 동작보다 많이 수행되므로, 판독 속도가 기록 속도보다 더욱 중요하기 때문에, 보다 높은 금속층에 판독 워드 라인(R-WL)을 배치하고 및 기록 비트 라인(W-WL)보다 큰 폭을 갖는 것은 SRAM 셀(10)의 속도를 향상시키기에 유리하다.
기록 워드 라인(WL-W)이 길기 때문에, W-WL의 저항을 감소시키기 위해, W-WL이 위치하는 M2 레벨의 두께를 증가시킬 수 있다. 예를 들어, 도 2를 참조하면, M2 레벨의 두께(T2)(W-WL의 두께와 동일함)는 증가하고, M4 레벨의 두께(T4)(R-WL의 두께와 동일함)보다 클 수 있다. T2/T4의 예시적인 비는 대략 1.3보다 크다.
도 5는 본 개시의 일부 실시예들에 따라, 기록 워드 라인(W-WL)을 도시한다. 기록 워드 라인(W-WL)은 SRAM 셀(10)을 통해 완전히 연장되는 직사각형 형상을 갖는 스트립인 스트립 부분(W-WL-A)을 포함한다. 기록 워드 라인(W-WL)은 스트립 부분(W-WL-A)의 한측 상에 조그 부분(W-WL-B)을 포함한다. 조그 부분(W-WL-B)의 형성은 기록 워드 라인(W-WL)의 폭의 유리한 증가를 야기하므로, 기록 워드 라인(W-WL)의 저항은 또한 감소되어, RC 지연의 유리한 감소를 야기한다. 대안적인 실시예에 따라, 기록 워드 라인(W-WL)은 스트립 부분(W-WL-A)을 포함하고, 조그 부분(W-WL-B)을 포함하지 않는다. 따라서, 조그 부분(W-WL-B)은 존재할 수도 있고 존재하지 않을 수도 있다는 것을 나타내기 위해 점선을 사용하여 도시된다.
도 6는 일부 실시예들에 따라, CVss 전력 메시를 개략적으로 도시한다. 예를 들어, SRAM 어레이는 도시된 mini-array-1 및 mini-array-2를 갖는 복수의 미니 어레이를 포함한다. 각각의 미니 어레이는 4 개 이상의 열 및 4 개 이상의 행을 갖는다. 미니 어레이(mini-array-1 및 mini-array-2)는 로컬 감지 회로에 의해 서로 분리되고, 로컬 감지 회로는 각각의 미니 어레이의 비트 라인 상의 전압을 (판독 동작 동안) 감지하기 위해 사용된다. 미니 어레이는 기록 포트 WL 드라이버(들) 및 판독 포트 WL 드라이버(들)에 연결된다. 도 6은 글로벌 CVss 라인이 M3 레벨에 배치되고, M2 레벨에서 CVss 라인(스트랩)에 연결되는 것을 도시한다. 따라서, CVss 전력 메시가 형성된다. CVss 스트랩에 대한 글로벌 CVss 라인의 연결은 미니 어레이의 외부에 있을 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 이 연결은 mini-array-1과 mini-array-2 사이의 공간에 위치한다.
도 7은 일부 예시적인 실시예에 따라, 금속 라인의 레이아웃을 도시한다. 이러한 실시예들은, 제 1 CVss 전력 메시 라인이 M2 레벨에 형성되고, Via_2 비아를 통해 M3 레벨에서 제 2 CVss 전력 메시 라인(도 6의 동일한 글로벌 CVss 라인일 수 있음)에 연결되는 것을 제외하면, 도 4에 도시된 실시예와 유사하다. 제 1 CVss 전력 메시 라인은 M1 레벨에서 제 1 및 제 2 CVss 라인에 연결된다. "CVss 전력 메시 라인"과 "CVss 라인" 사이에 명명 차이가 있지만, 양자 모두는 CVss 전압을 연결하기 위한 금속 라인이고, 전력 메시를 형성할 수 있으며, 이러한 표기는 상호 교환적으로 사용될 수 있다는 점을 유의한다. 도 7에 도시된 실시예들에서, 제 1 CVss 전력 메시 라인은 도 6에 도시된 CVss 스트랩과는 상이한 SRAM 셀 내에 있다. 일부 실시예들에 따라, 도 7의 제 1 CVss 전력 메시 라인 및 도 6의 CVss 스트랩 양자 모두가 형성된다.
도 8은 일부 예시적인 실시예에 따라, 금속 라인의 레이아웃을 도시한다. 이러한 실시예들은 제 2 CVss 전력 메시 라인(M3에 있음)이 SRAM 셀(10)의 경계에 형성되므로, 동일한 SRAM 어레이에 있는 SRAM 셀(10)의 두 개의 인접한 열에 의해 공유되는 것을 제외하면, 도 7에 도시된 실시예와 유사하다.
도 9는 일부 예시적인 실시예에 따라, 금속 라인의 레이아웃을 도시한다. 이러한 실시예들은, 제 3 CVss 전력 메시 라인이 M3 레벨에 형성되는 것을 제외하면, 도 7에 도시된 실시예들과 유사하다. 제 3 CVss 전력 메시 라인은 SRAM 셀(10)의 경계에 형성될 수 있으므로, 동일한 SRAM 어레이에 있는 SRAM 셀(10)의 두 개의 인접한 행에 의해 공유된다.
도 10은 일부 실시예들에 따라, 2 포트 10 트랜지스터(10T) SRAM 셀(10)의 회로도를 도시한다. SRAM 셀(10)의 판독 포트는 한 쌍의 판독 풀다운 트랜지스터(RPD-1 및 RPD-2), 및 한 쌍의 판독 패스 게이트 트랜지스터(RPG-1 및 RPG-2)를 포함한다. 트랜지스터(RPD-1 및 RPD-2)의 게이트들은 각각 SD 노드(110 및 112)에 연결된다. 트랜지스터(RPG-1)의 소스/드레인 영역이 판독 비트 라인(R-BL)에 연결되고, 트랜지스터(RPG-2)의 소스/드레인 영역이 판독 비트 라인(R-BLB)에 연결되며, 비트 라인(R-BL 및 R-BLB)은 상보성 비트 라인이다. 트랜지스터(RPG-1 및 RPG-2)의 게이트들은 동일한 판독 워드 라인(R-WL)에 연결된다.
도 11은 일부 예시적인 실시예들에 따라, 2 포트 10T SRAM 셀(10)의 프론트엔드 피처의 레이아웃을 도시하고, 프론트엔드 피처는 Via_0 레벨(도 1)의 피처 및, Via_0 레벨 아래에 놓인 피처를 포함한다. 기록 포트 및 기록 포트의 우측 상의 판독 포트(이하에, 우측 판독 포트로 언급됨)의 레이아웃의 조합은 도 3에 도시된 것과 본질적으로 동일하다. 기록 포트의 좌측 상의 판독 포트(이하에, 좌측 판독 포트로서 언급됨)는, 그것이 기록 포트의 좌측 상에 있다는 것을 제외하면, 우측 판독 포트와 본질적으로 동일하다. 다시, 일부 실시예들에 따라, SRAM 셀(10)의 폭(W2)에 대한 길이(L2)의 비는 약 3.5보다 크다. 레이아웃의 세부 사항은 도 3에 도시된 실시예를 참조하여 확인할 수 있으므로, 본원에서 반복되지 않는다.
도 12는 2 포트 10T SRAM 셀(10)의 M1 레벨, M2 레벨, M3 레벨, 및 M4 레벨에서 형성된 금속 라인을 도시한다. 도 13에 도시된 바와 같이, 제 1 CVdd 라인, 제 1, 제 2, 제 3, 및 제 4 CVss 라인들, 판독 비트 라인(R-BL 및 R-BLB), 기록 비트 라인(W-BL 및 W-BLB)이 M1 레벨(도 2 참조)에 배치되고, Y 방향에 평행한 길이 방향을 갖는다. 제 2 및 제 4 CVss 라인 중 하나 또는 양자 모두 중 어느 하나가 형성될 수 있으므로, 제 2 및 제 4 CVss 라인은 점선을 사용하여 표시된다. 이에 따라서, Via_0 레벨 비아(53A 또는 53B) 중 하나 또는 양자 모두 중 어느 하나가 개개의 위에 놓인 제 2 및 제 4 CVss 라인에 연결시키기 위해서 형성될 수 있다. 제 3 CVdd 라인이 M3 레벨에 형성될 수 있고, 제 1 CVdd에 연결될 수 있다. 제 1, 제 2, 및 제 3 전력 메시 라인이 또한 도시되고, 대응하는 금속 레벨이 표시된다.
도 4에 도시된 바와 같은 실시예들과 유사하게, 기록 워드 라인(W-WL) 및 판독 워드 라인(R-WL)은, 저항을 줄이기 위해서, 이들의 폭이 최대화될 수 있도록 상이한 금속층에 배치된다. 본 개시의 일부 실시예들에 따라, 기록 워드 라인(W-WL)은 M2 레벨(도 2)에 있고, 판독 워드 라인(R-WL)은 M4 레벨에 있다. 또한, 일부 실시예들에 따라, M4 레벨에서 그리고 SRAM 셀(10) 내부에, 어떠한 다른 금속 라인 없이 단일 R-WL이 있다. 일부 실시예들에 따라, W-WL의 폭(W4)에 대한 R-WL의 폭(W3)의 비율인 비(W3/W4)는 대략 1.5보다 크다.
도 13은 일부 예시적인 실시예에 따라, 금속 라인의 레이아웃을 도시한다. 이러한 실시예들은, 제 3 CVss 전력 메시 라인이 M4 레벨에 형성되는 것을 제외하면, 도 12에 도시된 실시예들과 유사하다. 제 5 CVss 전력 메시 라인은 SRAM 셀(10)의 경계에 있으므로, 동일한 SRAM 어레이에 있는 SRAM 셀(10)의 두 개의 인접한 열에 의해 공유된다. 제 1 및 제 2 전력 메시 라인이 또한 도시되고, 대응하는 금속 레벨이 표시된다.
도 14는 일부 실시예들에 따라, CVss 전력 메시를 개략적으로 도시한다. 예를 들어, 2 포트(2P) 10T SRAM 어레이가 M3 레벨에서 제 2 CVss 전력 메시 라인(또한, 도 12 및 도 13을 참조함)을 포함한다. 어레이의 외부 위치(예컨대, 도시된 상부측 및 하부측)에서, 제 2 CVss 전력 메시 라인은 M2 레벨에서의 CVss 스트랩에 연결되고, M4 레벨에서의 CVss 스트랩에 연결된다. 또한, M3 레벨의 제 2 CVss 전력 라인은 M2 레벨에서의 제 1 CVss 전력 메시 라인에 연결될 수 있고, M1 레벨에서의 CVss 라인에 또한 연결되며, M1 레벨 CVss 라인은 Y 방향으로 연장된다. 각각의 연결은 SRAM 어레이 내에 있을 수 있다. SRAM 어레이의 워드 라인(WL-W)(M2) 및 R-WL(M4))은 각각 기록 포트 WL 드라이버 및 판독 포트 WL 드라이버에 연결된다.
도 15는 2P 10T SRAM 어레이의 비트 라인(W-BL, W-BLB, R-BL, 및 R-BLB)의 연결 구조를 개략적으로 도시한다. 도 15에 도시된 바와 같이, 어레이의 기록 비트 라인(W-BL 및 W-BLB)은 글로벌 감지 증폭기일 수 있는 감지 증폭기(SA-1)(감지 증폭기(SA-1)는 어레이의 전체 열에 의해 공유된다)에 연결된다. 어레이의 판독 비트 라인(R-BL 및 R-BLB)은 로컬 감지 증포기일 수 있는 감지 증폭기(SA-2)(감지 증폭기(SA-2)는 동일한 열에 있는 SRAM 셀의 전체가 아닌 일부에 의해 공유된다)에 연결된다. SRAM 어레이의 워드 라인(WL-W)(M2) 및 R-WL(M4))은 각각 기록 포트 WL 드라이버 및 판독 포트 WL 드라이버에 연결된다.
본 개시의 실시예들은 일부 유리한 특징을 갖는다. 상이한 금속 라인에 판독 워드 라인(R-WL) 및 기록 워드 라인(W-WL)을 형성함으로써, 워드 라인의 폭은 증가될 수 있고, 기록 워드 라인의 두께도 또한 증가될 수 있어, 그 결과 판독 워드 라인 및 기록 워드 라인 양자 모두의 저항의 유리한 감소를 야기한다. 워드 라인에 대한 조그의 형성은 또한 워드 라인의 저항의 감소에 기여한다. CVss 전력 메시는 대응 SRAM 어레이의 성능을 향상시키기 위해 M1, M2, M3, 및 M4 레벨에서의 부분을 포함할 수 있다.
본 개시의 일부 실시예들에 따라, 집적 회로 구조물은 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀을 포함하고, 상기 SRAM 셀은 판독 포트 및 기록 포트를 포함한다. 기록 포트는 제 1 풀업 금속 산화물 반도체(Metal-Oxide Semiconductor; MOS) 디바이스 및 제 2 풀업 MOS 디바이스, 및 상기 제 1 풀업 MOS 디바이스 및 상기 제 2 풀업 MOS 디바이스와 교차 래치된 인버터를 형성하는 제 1 풀다운 MOS 디바이스 및 제 2 풀다운 MOS 디바이스를 포함한다. 집적 회로 구조물은 제 1 금속층을 더 포함하고, 제 1 금속층 내에 비트 라인, CVdd 라인, 및 제 1 CVss 라인이 있다. 제 2 금속층이 제 1 금속층 위에 있고, 제 3 금속층이 제 2 금속층 위에 있다. 기록 워드 라인이 제 2 금속층에 있다. 판독 워드 라인이 제 3 금속층에 있다.
본 개시의 일부 실시예들에 따라, 집적 회로 구조물은 스태틱 랜덤 액세스 메모리(SRAM) 셀을 포함하고, 상기 SRAM 셀은 판독 포트 및 기록 포트를 포함한다. 기록 포트는 제 1 풀업 금속 산화물 반도체(MOS) 디바이스 및 제 2 풀업 MOS 디바이스, 및 상기 제 1 풀업 MOS 디바이스 및 상기 제 2 풀업 MOS 디바이스와 교차 래치된 인버터를 형성하는 제 1 풀다운 MOS 디바이스 및 제 2 풀다운 MOS 디바이스를 포함한다. 집적 회로 구조물은 제 1 금속층을 더 포함하고, 제 1 금속층 내에 비트 라인, CVdd 라인, 및 제 1 CVss 라인이 있다. 기록 워드 라인이 제 1 금속층 위의 제 2 금속층에 있다. 기록 워드 라인은 SRAM 셀에 걸쳐 균일한 폭을 갖는 스트립 부분, 및 상기 스트립 부분의 한 측 상에 있어 스트립 부분에 연결되는 조그 부분을 포함한다. 판독 워드 라인이 기록 워드 라인보다 두 개 높은 금속층에 있다.
본 개시의 일부 실시예들에 따라, 집적 회로 구조물은 스태틱 랜덤 액세스 메모리(SRAM) 셀을 포함하고, 상기 SRAM 셀은 판독 포트 및 기록 포트를 포함한다. 기록 포트는 제 1 풀업 금속 산화물 반도체(MOS) 디바이스 및 제 2 풀업 MOS 디바이스, 및 상기 제 1 풀업 MOS 디바이스 및 상기 제 2 풀업 MOS 디바이스와 교차 래치된 인버터를 형성하는 제 1 풀다운 MOS 디바이스 및 제 2 풀다운 MOS 디바이스를 포함한다. 집적 회로 구조물은 제 1 금속층을 더 포함하고, 제 1 금속층 내에 비트 라인, CVdd 라인, 및 제 1 CVss 라인이 있다. 제 2 금속층이 제 1 금속층 위에 있고, 제 2 금속층 내에 제 2 CVss 라인을 갖고 제 1 방향에 수직인 제 2 방향으로 연장된다. 제 3 금속층이 제 2 금속층 위에 있고, 제 3 금속층 내에 제 3 CVss 라인을 갖고 제 1 방향으로 연장된다. 제 1 CVss 라인, 제 2 CVss 라인, 및 제 3 CVss은 전력 메시를 형성하기 위해 전기적으로 상호접속된다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (8)

  1. 집적 회로 구조물에 있어서,
    판독 포트 및 기록 포트를 포함하는 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀로서, 상기 기록 포트는,
    제 1 풀업 금속 산화물 반도체(Metal-Oxide Semiconductor; MOS) 디바이스 및 제 2 풀업 MOS 디바이스; 및
    상기 제 1 풀업 MOS 디바이스 및 상기 제 2 풀업 MOS 디바이스와 교차 래치(cross-latched)된 인버터를 형성하는 제 1 풀다운 MOS 디바이스 및 제 2 풀다운 MOS 디바이스를 포함하는 것인, 상기 SRAM 셀;
    제 1 금속층으로서, 상기 제 1 금속층 내에 비트 라인, CVdd 라인, 및 제 1 CVss 라인이 있는 것인, 상기 제 1 금속층;
    상기 제 1 금속층 위의 제 2 금속층으로서, 상기 제 2 금속층 내에 기록 워드 라인이 있는 것인, 상기 제 2 금속층; 및
    상기 제 2 금속층 위의 제 3 금속층으로서, 상기 제 3 금속층 내에 판독 워드 라인이 있고, 상기 판독 워드 라인의 제 1 폭은 상기 기록 워드 라인의 제 2 폭보다 큰 것인, 상기 제 3 금속층
    을 포함하고,
    상기 기록 워드 라인은,
    제 1 폭 및 상기 제 1 폭보다 큰 제 1 길이를 가지는 스트립 부분으로서, 상기 제 1 폭은 상기 SRAM 셀에 걸쳐 균일한 것인, 상기 스트립 부분; 및
    제 2 폭 및 상기 제 2 폭보다 큰 제 2 길이를 가지는 조그 부분으로서, 상기 조그 부분은 상기 스트립 부분의 장측에 물리적으로 접해있는 장측을 가지는 것인, 집적 회로 구조물.
  2. 제 1 항에 있어서,
    상기 제 2 금속층과 상기 제 3 금속층 사이의 제 4 금속층을 더 포함하고,
    상기 제 4 금속층은 상기 제 1 CVss 라인에 수직인 방향으로 연장되는 제 2 CVss 라인을 갖는 것인, 집적 회로 구조물.
  3. 제 2 항에 있어서,
    CVss 전력 메시를 더 포함하고,
    상기 CVss 전력 메시는 상기 제 1 CVss 라인, 상기 제 2 CVss 라인을 포함하고, 상기 제 3 금속층에 있는 제 3 CVss 라인을 더 포함하며,
    상기 제 1 CVss 라인, 상기 제 2 CVss 라인, 및 상기 제 3 CVss 라인은 상기 CVss 전력 메시의 일부분을 형성하기 위해 전기적으로 상호접속되는 것인, 집적 회로 구조물.
  4. 제 1 항에 있어서, 상기 제 2 금속층의 두께는 상기 제 3 금속층의 두께보다 큰 것인, 집적 회로 구조물.
  5. 제 1 항에 있어서, 상기 제 3 금속층에서 그리고 상기 SRAM 셀 내에서, 상기 판독 워드 라인 이외의 어떠한 금속 라인도 없는 것인, 집적 회로 구조물.
  6. 집적 회로 구조물에 있어서,
    판독 포트 및 기록 포트를 포함하는 스태틱 랜덤 액세스 메모리(SRAM) 셀로서, 상기 기록 포트는,
    제 1 풀업 금속 산화물 반도체(MOS) 디바이스 및 제 2 풀업 MOS 디바이스; 및
    상기 제 1 풀업 MOS 디바이스 및 상기 제 2 풀업 MOS 디바이스와 교차 래치된 인버터를 형성하는 제 1 풀다운 MOS 디바이스 및 제 2 풀다운 MOS 디바이스를 포함하는 것인, 상기 SRAM 셀;
    제 1 금속층으로서, 상기 제 1 금속층 내에 비트 라인, CVdd 라인, 및 제 1 CVss 라인이 있는 것인, 상기 제 1 금속층;
    상기 제 1 금속층 위의 제 2 금속층에 있는 기록 워드 라인으로서, 상기 기록 워드 라인은,
    상기 SRAM 셀에 걸쳐 균일한 폭을 갖는 스트립 부분; 및
    상기 스트립 부분의 일 측 상에 있어 상기 스트립 부분에 연결되는 조그 부분을 포함하는 것인, 상기 기록 워드 라인; 및
    판독 워드 라인으로서, 상기 판독 워드 라인은 상기 기록 워드 라인보다 두 개 높은 금속층에 있는 것인, 상기 판독 워드 라인
    을 포함하는 집적 회로 구조물.
  7. 집적 회로 구조물에 있어서,
    판독 포트 및 기록 포트를 포함하는 스태틱 랜덤 액세스 메모리(SRAM) 셀로서, 상기 기록 포트는,
    제 1 풀업 금속 산화물 반도체(MOS) 디바이스 및 제 2 풀업 MOS 디바이스; 및
    상기 제 1 풀업 MOS 디바이스 및 상기 제 2 풀업 MOS 디바이스와 교차 래치된 인버터를 형성하는 제 1 풀다운 MOS 디바이스 및 제 2 풀다운 MOS 디바이스를 포함하는 것인, 상기 SRAM 셀;
    제 1 금속층으로서, 비트 라인, CVdd 라인, 및 제 1 CVss 라인이 상기 제 1 금속층 내에 있고 제 1 방향으로 연장되는 것인, 상기 제 1 금속층;
    상기 제 1 금속층 위의 제 2 금속층으로서, 제 2 CVss 라인이 상기 제 2 금속층 내에 있고 상기 제 1 방향에 수직인 제 2 방향으로 연장되는 것인, 상기 제 2 금속층;
    상기 제 2 금속층 위의 제 3 금속층으로서, 제 3 CVss 라인이 상기 제 3 금속층 내에 있고 상기 제 1 방향으로 연장되며, 상기 제 1 CVss 라인, 상기 제 2 CVss 라인, 및 상기 제 3 CVss은 전력 메시를 형성하기 위해 전기적으로 상호접속되는 것인, 상기 제 3 금속층; 및
    상기 제 2 금속층 내에 있는 기록 워드 라인으로서, 상기 기록 워드 라인은 상기 제 2 CVss 라인과 평행하고, 상기 기록 워드 라인은,
    제 1 폭 및 상기 제 1 폭보다 큰 제 1 길이를 가지는 스트립 부분으로서, 상기 제 1 폭은 상기 SRAM 셀에 걸쳐 균일한 폭을 가지는, 상기 스트립 부분; 및
    제 2 폭 및 상기 제 2 폭보다 큰 제 2 길이를 가지는 조그 부분으로서, 상기 조그 부분은, 이 조그 부분의 장측이 상기 스트립 부분의 장측에 물리적으로 접해있는 상태로, 상기 스트립 부분의 일 측 상에 있는 것인, 상기 조그 부분
    을 포함하는 집적 회로 구조물.
  8. 제 7 항에 있어서,
    상기 제 3 금속층 위의 제 4 금속층으로서, 제 4 CVss 라인이 상기 제 4 금속층 내에 있고 상기 제 2 방향으로 연장되며, 상기 제 4 CVss 라인은 상기 전력 메시에 연결되고, 상기 제 4 CVss 라인은 길이 및 상기 길이보다 작은 폭을 가지며, 상기 제 4 CVss 라인은 상기 SRAM 셀의 대응 길이보다 작은 길이를 가지고, 상기 제 3 CVss 라인은 각 SRAM 어레이의 외부 위치에서 상기 제 4 CVss 라인에 연결되는 것인, 상기 제 4 금속층을 더 포함하는 집적 회로 구조물.
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