TWI670712B - 用於半導體記憶體裝置的寫入輔助電路、半導體記憶體裝置及其控制方法 - Google Patents

用於半導體記憶體裝置的寫入輔助電路、半導體記憶體裝置及其控制方法 Download PDF

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Abstract

一種半導體記憶體裝置，包含按多個列與行排列的記憶體單元陣列，記憶體單元陣列具有多個記憶體單元，每個記憶體單元包含多個位元單元電晶體。半導體記憶體裝置更包含多個寫入輔助電路，記憶體單元陣列的每一行內包含一個或多個寫入輔助電路，每個寫入輔助電路用以向同一行內的記憶體單元提供核心電壓且用以在寫入操作期間降低核心電壓。記憶體單元陣列與多個寫入輔助電路具有共用半導體佈局。

Description

用於半導體記憶體裝置的寫入輔助電 路、半導體記憶體裝置及其控制方法
本揭露實施例是有關於一種半導體記憶體裝置，且特別是有關於一種用於半導體記憶體裝置的寫入輔助電路、半導體記憶體裝置及其控制方法。
許多電子裝置，諸如桌上型電腦、筆記型電腦、平板電腦與智慧型手機，採用整合式和/或分離式的半導體記憶體裝置來儲存資訊。這些半導體記憶體裝置屬於揮發性或非揮發性的類別。揮發性記憶體在移除電源時會丟失所儲存的資訊，而非揮發性記憶體即使在移除電源時仍保留所儲存的資訊。揮發性記憶體包含隨機存取記憶體(random access memory，RAM)，其進一步地區分為包含靜態隨機存取記憶體(static random access memory，SRAM)與動 態隨機存取記憶體(dynamic random access memory，DRAM)的子類別。
典型的DRAM記憶體單元僅具有一個電晶體與一個電容，所以其提供了高度整合用於大量資訊儲存。然而，DRAM需要持續更新且它的慢速使其傾向於將DRAM侷限於電腦的主記憶體。另一方面，SRAM單元設計，諸如4電晶體設計(4T)或6電晶體設計(6T)，使用更多的電晶體來使SRAM單元保持雙穩態，這意味著只要提供足夠的電力，SRAM單元就會無限期地保持在二進制輸出狀態。雖然SRAM具有低於DRAM的整合度，但是與DRAM相比，SRAM可以以更高的速度運行且具有更低的功耗，因此電腦快取記憶體傾向於使用SRAM。其他的SRAM應用包含嵌入式記憶體與網路設備記憶體。雖然更快的性能是重要的，相對於DRAM通常選擇SRAM，但是仍期望更快的SRAM性能。
將SRAM電晶體，諸如包含在記憶體單元陣列內的SRAM電晶體，與諸如用於邏輯或輸入輸出(IO)電路的其他電晶體類型實現在相同的積體電路上並不罕見。然而，SRAM電晶體的設計規則通常不同於(例如更嚴格於)用於典型的邏輯/輸入輸出電晶體的設計規則。因為SRAM的設計規則更嚴格，SRAM電晶體通常小於邏輯/輸入輸出電晶體。所以相對於典型的SRAM電晶體，典型的邏輯/輸入輸出電晶體在積體電路上佔用更多空間。此外，當SRAM電晶體在與具有不同設計規則的邏輯/輸入輸出電晶體在相 同的積體電路上實現時，邏輯/輸入輸出電晶體通常透過緩衝面積來與SRAM電晶體在積體電路上分離，從而需要積體電路上的額外空間。
本揭露提出一種半導體記憶體裝置，包含記憶體單元陣列與多個寫入輔助電路。記憶體單元陣列包含按多個列與行排列的多個記憶體單元，每個記憶體單元包含多個位元單元電晶體。記憶體單元陣列的每一行內包含一個或多個寫入輔助電路，每個寫入輔助電路用以向同一行內的記憶體單元提供核心電壓且用以在寫入操作期間降低核心電壓。記憶體單元陣列與多個寫入輔助電路具有共用半導體佈局。共用半導體佈局包含閘極區域與有效區域的重複圖案，其中每個寫入輔助電路使用共用半導體佈局的佈線佔用面積，佈線佔用面積等效於記憶體單元陣列的其中一行內的三個相鄰的記憶體單元的佔用面積。
本揭露另提出一種用於半導體記憶體裝置的寫入輔助電路，包含核心電壓匯流排、第一對電晶體與第二對電晶體。核心電壓匯流排用以供電至半導體記憶體裝置內的多個記憶體單元。第一對電晶體耦接於上拉電壓與核心電壓匯流排之間。第二對電晶體耦接於下拉電壓與核心電壓匯流排之間。第二對電晶體之每一者具有接收致能訊號的閘極端，致能訊號使得第二對電晶體在多個寫入操作期間連接核心電壓匯流排與下拉電壓。寫入輔助電路與記憶體單元具有 共用半導體佈局，共用半導體佈局包含閘極區域與有效區域的重複圖案。寫入輔助電路使用共用半導體佈局的佈線佔用面積，佈線佔用面積等效於用於三個相鄰的記憶體單元的佔用面積。
本揭露另提出一種控制半導體記憶體裝置的方法。半導體記憶體裝置包含按多個列與行排列的記憶體單元陣列以及記憶體單元陣列的每一行內的一個或多個寫入輔助電路。控制半導體記憶體裝置的方法包含：提供核心電壓給記憶體單元陣列的其中一行內的多個記憶體單元；在寫入操作期間使得其中一行的一個或多個寫入輔助電路降低核心電壓。其中一個或多個寫入輔助電路與記憶體單元具有共用靜態隨機存取記憶體(static random access memory，SRAM)半導體佈局，共用SRAM半導體佈局包含閘極區域與有效區域的重複圖案。其中一個或多個寫入輔助電路之每一者使用共用SRAM半導體佈局的佈線佔用面積，佈線佔用面積等效於記憶體單元陣列的其中一行內的三個相鄰的記憶體單元的佔用面積。
100、206、208、510、802、808‧‧‧LCV寫入輔助電路
102、104、106、108、304、306、308‧‧‧電晶體
110‧‧‧電壓(VDD電壓)
112‧‧‧核心電壓(VDDAI電壓)
114‧‧‧關斷訊號(SD訊號)
116‧‧‧電壓(VSS電壓)
118、214‧‧‧LCV致能訊號(LCV_Enb訊號)
150‧‧‧訊號波形圖
200、202、400、800‧‧‧陣列
204、302‧‧‧記憶體位元單元
210‧‧‧核心電壓匯流排(VDDAI匯流排)
212‧‧‧字元線訊號(WL訊號)
216‧‧‧連接節點
300‧‧‧行
310‧‧‧位元線
312‧‧‧反位元線
314、316‧‧‧儲存節點
500‧‧‧屏蔽電路
512‧‧‧位元寫入致能訊號(BWE訊號)
514‧‧‧反或閘
516‧‧‧反向器
518‧‧‧輸出
700‧‧‧半導體佈局
710‧‧‧閘極區
720‧‧‧主動區
785、790、795‧‧‧金屬柵格線
796、798‧‧‧訊號導線
804、810、812‧‧‧位元單元
806‧‧‧位元單元行
814、816‧‧‧電路圖
900‧‧‧方法
910、920、930、940‧‧‧步驟
SD、LCV_Enb、LCV_Enb<0：3>、LCV_Enb<0>、LCV_Enb<1>、LCV_Enb<2>、LCV_Enb<3>、LCV_EN、LCV_CELL<0>、LCV_CELL<n>、BWE、BWEB、BWE[0]、BWE[1]、D[0]、D[1]、Q[0]、Q[1]、WLDRV0、WLDRVn‧‧‧訊號
VDD、VSS、VDDAI、Vdd-△V‧‧‧電壓
Cell<0>、Cell<n>‧‧‧位元單元
WL‧‧‧字元線
BL‧‧‧位元線
Bit[0]、Bit[1]、Bit[n]‧‧‧位元
Column[0]~Column[7]‧‧‧行
PMOS‧‧‧P型金氧半
fin‧‧‧鰭式
poly‧‧‧多晶
Metal-0(LCV_EN)、Metal-1(SD)‧‧‧金屬層
A1、A2、B1、B2、C1、C2、D1、D2、E1、E2、F1、F2‧‧‧標示
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
[圖1A]係繪示使用SRAM位元單元電晶體的LCV寫入輔助電路的例示。
[圖1B]係示出圖1A的LCV寫入輔助電路的例示性的操作的訊號波形圖。
[圖2]係SRAM的例示性的平面圖，其具有包含在SRAM陣列中的LCV寫入輔助電路。
[圖3A]係示出來自圖2的SRAM陣列的行的例示的圖。
[圖3B]係示出在圖3A中的LCV寫入輔助電路的例示性的操作的訊號波形圖。
[圖4]係具有包含LCV寫入輔助電路的另一SRAM實施例的平面圖。
[圖5]示出可與圖4的SRAM陣列佈局一起使用的屏蔽電路的例示。
[圖6]係圖4與圖5的SRAM實施例的例示性操作的示意圖。
[圖7]與[圖8]示出用於SRAM半導體佈局中的例示性的LCV寫入輔助地亂。
[圖9]示出於SRAM陣列中用於位元單元與LCV寫入輔助電路的共用半導體佈局的例示。
[圖10]示出6電晶體(6T)SRAM記憶體位元單元佈局的例示。
[圖11]係用於製造與控制半導體裝置的例示性的方法的流程圖。
以下的揭露提供了許多不同的實施例或例子，以實施所提供標的的不同特徵。以下描述之構件與安排的特定例子，以簡化本揭露。當然，這些僅僅是例子而不是用以限制本揭露。例如，在說明中，第一特徵形成在第二特徵之上方或之上，這可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，這也可以包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，這使得第一特徵與第二特徵可能沒有直接接觸。此外，本揭露可能會在各種例子中重複參考數字及/或文字。此重複是為了簡明與清晰的目的，但本身並非用以指定所討論的各種實施例及/或架構之間的關係。
再者，在此可能會使用空間相對用語，例如「底下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。這些空間上相對的用語除了涵蓋在圖式中所繪示的方向，也欲涵蓋裝置在使用或操作中不同的方向。設備可能以不同方式定位(例如旋轉90度或在其他方位上)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
對於某些記憶體裝置，例如靜態隨機存取記憶體(static random access memory，SRAM)，與藉由電源供電電路產生的額定供電電壓相比，減少的電源供電電壓(即，較低的CVVD電壓“LCV”)縮短了寫入資料操作週期 時間，導致更快的寫入速度。只要減少的電源供電電壓沒有減少到影響訊號完整性、雜訊容限等，從而干擾寫入資料操作的完整性，與減少的電源供電電壓相關聯的邏輯低電壓值與邏輯高電壓值之間的轉換越小，相對地花費的時間就越少。然而，許多LCV寫入輔助電路讓積體電路的整體矽佔用面積增加了相當大的尺寸。
圖1A係繪示使用SRAM位元單元電晶體的LCV寫入輔助電路100的例示圖。LCV寫入輔助電路100包含四個SRAM電晶體102、104、106、108，其操作以在寫入操作期間降低SRAM核心電壓(VDDAI)，如圖1B中所繪示的例示性的訊號波形圖150。構成LCV寫入輔助電路100的電晶體102、104、106、108為SRAM位元單元電晶體，其使用相同的半導體佈局作為SRAM陣列的位元單元(例如參見圖7與圖8)。因此，可在SRAM陣列內實現LCV寫入輔助電路100，導致面積有效的佈局設計。
LCV寫入輔助電路100包含兩個上SRAM電晶體102、104以及兩個下SRAM電晶體106、108。兩個上SRAM電晶體102、104各自包含耦接至SRAM上拉電壓(VDD)110的第一載流端與耦接至SRAM核心電壓匯流排(VDDAI)112的第二載流端。兩個上SRAM電晶體102、104的閘極端各自耦接至SRAM的關斷(shut-down，SD)接腳114。兩個下SRAM電晶體106、108各自包含耦接至SRAM核心電壓匯流排(VDDAI)112的第一載流端與耦接至SRAM下拉電壓(VSS)116的第二載流端。舉例來說，下拉 電壓(VSS)116可為接地電位。兩個下SRAM電晶體106、108的閘極端各自耦接至LCV致能訊號118。提供SRAM核心電壓匯流排(VDDAI)112給SRAM陣列內的一個或多個記憶體單元。舉例來說，如下面參考圖2至圖5的實施例之更詳細地描述，可使用LCV寫入輔助電路100來提供單獨的核心電壓匯流排(VDDAI)112給SRAM陣列內的每個位元單元行。
LCV寫入輔助電路100的操作繪示於圖1B中。如圖所示，LCV寫入輔助電路100作為分壓器，以在寫入操作期間下拉SRAM核心電壓(VDDAI)112。具體而言，在正常操作期間，上SRAM電晶體102、104的閘極端處的SD訊號114接低電壓準位，透過上SRAM電晶體102、104的載流端將VDD 110電性連接至VDDAI 112。LCV致能訊號118通常為邏輯高狀態，且在寫入操作期間轉變為邏輯低狀態。當LCV致能訊號118處於邏輯高狀態時，低SRAM電晶體106、108關斷，且SRAM核心電壓(VDDAI)112基本上等於Vdd。當LCV致能訊號118在寫入操作期間轉變為邏輯低狀態時，低SRAM電晶體106、108導通，在Vdd與Vss之間創建分壓器(因為Vdd施加於串聯連接的上電晶體與下電晶體，且從串聯對之間的連接產生輸出VDDAI電壓，所以創建分壓器)。因此，在寫入操作期間SRAM核心電壓(VDDAI)112等於Vdd以及上SRAM電晶體102、104與下SRAM電晶體106、108之間的電壓降(△V)的差值。
在寫入操作期間，SRAM核心電壓(VDDAI)112的作為結果的電壓降(△V)將取決於SRAM電晶體102、104、106、108的尺寸。對於典型的SRAM位元單元電晶體佈局，這應該導致大約為10-15%的電壓降(△V)(然而，應該理解，其他數值也在本揭露的範圍內)。在一些實施例中，在寫入輔助期間的電壓降(△V)應足夠大，以提供所期望的位元單元切換速度的增加，但不應大到使得核心電壓(VDDAI)掉到低於可靠位元單元操作所需的最小值。
在所示的實施例中，關斷訊號(SD)114用以驅動LCV寫入輔助電路100中的上SRAM電晶體102、104的閘極端。在正常SRAM操作期間，關斷訊號(SD)114維持在邏輯低狀態，且在裝置關斷模式期間，關斷訊號(SD)114轉變為邏輯高狀態。當裝置關斷模式被觸發時，SD訊號114使得上SRAM電晶體102、104關斷，從而切斷電源(VDD)至VDDAI 112的連接，並因此切斷SRAM陣列。以這種方式切斷電源至VDDAI 112的連接可在關斷模式期間提供減少的漏電流的附加優點。然而，在其他實施例中，上SRAM電晶體102、104的閘極可相反地連接至邏輯低狀態。
圖2是SRAM200的例示性的平面圖，其具有包含在SRAM陣列202中的LCV寫入輔助電路。用於SRAM陣列202的平面圖繪示於圖2的虛線框內。SRAM陣列202包含記憶體位元單元204的陣列(Cell<0>至Cell<n>)，其排列成n列與n行，且其每一者包含共用半導體佈局(例如，參見圖7至圖10)。然而，應理解的是，其他SRAM陣列配置也 是可能的，例如具有n列與m行的陣列。在SRAM陣列202的每一行內包含一個或多個LCV寫入輔助電路。在所示的例示中，SRAM陣列202的每一行包含兩個LCV寫入輔助電路(標示為LCV_CELL)，即上寫入輔助電路206與下寫入輔助電路208。SRAM陣列202的每一行也包含核心電壓(VDDAI)匯流排210，其提供核心操作電壓給行內的每個記憶體位元單元。舉例來說，在行方向的基礎上提供VDDAI210，且沒有直接向記憶體位元單元204的整個陣列提供核心操作電壓的VDD的連接。也就是說，在每一行中的VDDAI匯流排獨立於其他行中的VDDAI匯流排(即VDDAI不短路地跨過陣列204的行)。
在SRAM陣列202的每一行內，核心電壓(VDDAI)匯流排210從上寫入輔助電路206延伸至下寫入輔助電路208。提供給行內每個記憶體位元單元的核心電壓(VDDAI)由上寫入輔助電路206與下寫入輔助電路208控制，使得VDDAI在寫入操作期間減少，例如上述之參考圖1A與圖1B的描述。在所示的實施例中為每列提供兩個寫入輔助電路206、208，以便在VDDAI匯流排210上提供足夠的電力，以克服位元單元的整行之間的電阻與漏電流。然而，應理解的是，其他實施例可對SRAM陣列202的每行使用更多或更少的寫入輔助電路。舉例來說，一實施例可對於每個位元單元行包含四個上寫入輔助電路與四個下輔助寫入電路，以提供用於大位元單元陣列204的足夠的行方向的VDDAI電力。
圖2還示出了用於記憶體位元單元陣列204的每列的字元線訊號212(WLDRV0-WLDRVn)和LCV致能訊號214(LCV_Enb)。字元線訊號212用於選擇位元單元陣列204的特定行以進行寫入操作。LCV致能訊號214透過多工器(圖未示)耦接至SRAM陣列202的每行中的LCV寫入輔助電路206、208，多工器用以在給定的時間選擇性地將LCV寫入致能訊號214耦接至一個或多個特定行。在所示的實施例中，LCV致能訊號214透過MUX-4裝置耦接至每行的上寫入輔助電路206與下寫入輔助電路208，MUX-4裝置用以在給定的時間選擇性地將LCV寫入致能訊號214耦接至四個輸出的其中一者，上述之四個輸出繪示於圖2中從LCV致能訊號區塊214延伸的四條線，且其連接至LCV寫入輔助電路206、208。用於LCV致能訊號214的四個多工器輸出與特定的LCV寫入輔助電路206、208之間的連接由圖2的連接節點216示出。在所示的例示中，每個多工器輸出連接至陣列202的每五行的LCV寫入輔助電路206、208。當由MUX-4選擇輸出到特定行中的LCV寫入輔助電路206、208時，LCV致能訊號214使得在該行的核心操作電壓210(VDDAI)在寫入操作期間減少，如同圖3A與圖3B中所示的例示。
本領域技術人員應理解，所示的MUX-4配置導致同時寫入多個位元(即陣列200的每五行中的一位元)。舉例來說，在典型的SRAM配置中，可使用MUX-4配置在相同寫入週期期間寫入32、64、128或更多位元。應理解的是， 在其他實施例中，可使用MUX-x設計(例如MUX-1、2、4或8)來應用至圖2所示的例示。在這些實施例中，LCV_Enb訊號匯流排將為LCV_ENB<0：x>。
在一些實施例中，LCV寫入輔助電路206、208直接相鄰記憶體位元單元204佈置，其之間沒有緩衝區(例如如圖9所示)。因為兩個LCV寫入輔助電路206、208與記憶體位元單元204都是使用SRAM電晶體來實現，這種空間節省是可實現的，因此不需要緩衝區。
圖3A是來自圖2的SRAM陣列200的行300的例示的圖。SRAM陣列行300包含在頂行的上LCV寫入輔助電路206、在底行的下LCV寫入輔助電路208以及在上/下LCV寫入輔助電路206/208之間的一行記憶體位元單元302。在行330的每個記憶體位元單元302從共用VDDAI匯流排210接收核心電壓，共用VDDAI匯流排210透過上/下LCV寫入輔助電路206/208來供應。為了簡單起見，所示的例示僅示出行300中的兩個記憶體位元單元302。然而，應理解的是，記憶體位元單元行300將通常包含更多的記憶體位元單元，每個記憶體位元單元耦接至核心電壓匯流排(VDDAI)。
記憶體位元單元302以傳統方法操作來儲存多位元的資料，使用字元線(WL)與位元線(BL)訊號來控制對於記憶體位元單元302的寫入存取，如圖所示。在所示的例示中，記憶體位元單元302為六電晶體(6T)單元，其包含兩個傳輸閘電晶體(pass-gate transistor)304與306以及以 閂鎖結構配置的四個位元單元電晶體308(然而，應理解的是，其他類型的SRAM/記憶體也在本揭露的範圍內)。每個SRAM單元302的資料閂鎖可用於儲存單一位元。字元線(WL)與位元線(BL)用於控制從SRAM單元302讀取位元的操作或將位元寫入至SRAM單元302的操作。
在寫入操作期間，根據要寫入至SRAM單元302的資料，可將位元線310與反位元線312設為相反的邏輯值。當選擇SRAM單元302，可將邏輯高狀態施加至字元線(WL)212，以便選擇資料閂鎖以進行寫入操作。作為施加到字元線(WL)212的邏輯高脈衝的結果，資料閂鎖的儲存節點314、316連接至位元線310、312，所以在位元線310、312的邏輯值被寫入至記憶體單元302的各自的儲存節點314、316。
上/下LCV寫入輔助電路206/208使用與記憶體單元302相同的半導體佈局。以這種方式，LCV寫入輔助電路206、208可包含於與記憶體位元單元302相同的SRAM陣列行300內。下面將參考圖7至圖10來描述可以藉由LCV寫入輔助電路206、208與記憶體單元302來使用的共用半導體佈局的例示。
在圖3B中示出了在寫入操作期間LCV寫入輔助電路206、208降低行300內的SRAM核心電壓的操作。LCV寫入輔助電路206、208在寫入操作期間皆耦接至VDDAI匯流排210且操作為分壓器電路以降的VDDAI電壓。SD訊號114在正常裝置操作期間接到低電壓準位，如 上述參考圖1B所解釋的，使得LCV寫入輔助電路206、208的上SRAM電晶體102、104將VDD 110連接至VDDAI匯流排210。LCV致能訊號118在SRAM行300內的寫入操作期間轉變至邏輯低狀態，導致LCV寫入輔助電路206、208的下SRAM電晶體106、108導通。這在每個LCV寫入致能電路206、208中的VDD 110與VSS 116之間產生分壓器，且透過SRAM電晶體102、104、106、108上的電壓降(△V)來降低VDDAI匯流排112上的電壓，如圖3B所示。
圖4為具有包含LCV寫入輔助電路的另一SRAM實施例400的例示平面圖。例示400相似於上述參考圖2所述的實施例，除了LCV致能訊號以行方式提供給LCV寫入輔助電路206、208。在此實施例中，使用位元寫入操作，使得在給定時間點，LCV致能訊號214施加到期望的行且從其他行屏蔽。因此，LCV致能訊號214可在任何給定的時間選擇性地施加至一個或多個期望的行，以降低VDDAI匯流排210電壓。
在SRAM陣列的每一行中，LCV致能訊號214透過屏蔽電路(圖未示)耦接至LCV寫入輔助電路206、208，屏蔽電路用以在期望的寫入操作期間之外的期間屏蔽LCV致能訊號214。可以與SRAM陣列佈局400一起使用屏蔽電路500的例示在圖5中示出。
為了簡單起見，在圖5中的屏蔽電路500被示出為耦合到單一LCV寫入輔助電路510，但可以替代性地耦合到相同SRAM陣列行內的多個LCV寫入輔助電路。屏蔽電 路500是邏輯電路，用以接收LCV致能訊號214與位元寫入致能訊號(BWE)512，並且基於位元寫入致能訊號512的邏輯狀態來使LCV致能訊號214通過或被阻擋。具體而言，所示的實施例包含與邏輯反向器516串聯耦合的反或閘514。在操作中，若位元寫入致能512與LCV致能訊號214皆為邏輯低狀態，則所示的屏蔽電路500的輸出518將僅處於邏輯低狀態。若位元寫入致能512與LCV致能訊號214之任一者為邏輯高狀態，則屏蔽電路輸出518將處於邏輯高狀態。因此，在位元寫入致能訊號512上的邏輯高狀態將屏蔽LCV致能訊號214降低LCV寫入輔助電路510中的VDDAI匯流排電壓210。
圖6係繪示圖4與圖5中示出的SRAM實施例400的例示操作圖。如同上述解釋的，圖5中所示的屏蔽電路500用以基於位元寫入致能訊號512與LCV致能訊號214來選擇用於寫入操作的陣列400的單一行。在圖6所示的例示中，選擇陣列的第一行610(Column[0])用於寫入操作。
應理解的是，圖4至圖6所示的例示為MUX-4設計，這意味著每個位元(Bit[0]至Bit[n])是從四行的單元所選擇的。在圖6所示的例示中，利用LCV致能訊號214來選擇每個位元的第一行。也就是說，LCV_Enb<0>位址用以選擇每個位元中的第一行(即Bit[0]的Column[0]、Bit[1]的Column[4]等等)。可使用位元寫入致能訊號(BWE)512來寫入至特定位元的行，且不包含寫入其他位元。在所示的例示中，設定位元寫入致能訊號(BWE)512 以執行寫入操作至位元Bit[0]，但禁止寫入位元Bit[1]。具體而言，BWE[0]設為“1”以致能寫入至位元Bit[0]，且BWE[1]設為“0”以避免寫入至位元Bit[1]。可使用LCV致能訊號214來選擇致能位元內的特定行(例如所示例示中的位元Bit[0]的行Column[0])。
圖7至圖10示出SRAM陣列中的記憶體位元單元與LCV寫入輔助電路所使用的共用半導體佈局的例示。圖7與圖8示出圖5所示的LCV寫入輔助電路510可如何實現於SRAM半導體佈局700的例示。圖9示出例示的SRAM半導體佈局700的展開圖，其示出半導體佈局如何共用至整個SRAM陣列內的位元單元與LCV寫入輔助電路。圖10示出六電晶體(6T)SRAM記憶體位元單元佈局的例示，以進一步地說明可如何使用共用SRAM電晶體佈局來實現位元單元與LCV寫入輔助電路。
首先參照圖7，例示性的半導體佈局700包含多個交叉閘極(多晶poly)區域710與鰭片型主動(鰭式fin)區域720，用以形成SRAM鰭式場效電晶體(FinFETs)。電晶體形成於閘極區710與主動區720的交叉點。在共同擁有的美國專利公開號No.2013/0292777揭露了用於SRAM裝置的FinFET結構的一個非限制性例示。然而，應理解的是，本揭露不限於特定的電晶體結構。
在所示的例示中，SRAM半導體佈局700用以形成LCV寫入輔助電路510的四個電晶體102、104、106、108。對應的參照符號102、104、106、108用於說明SRAM 半導體佈局700中的閘極-主動區交叉點，其中實現了LCV寫入輔助電路的四個電晶體102、104、106、108的每一者。如圖所示，包含接觸區域以將電晶體閘極區域連接至SD 114或LCV_Enb 118訊號，且將源極與汲極區域連接至VDDAI 112、VDD 110或VSS 116。如圖所示，舉例來說，VDD 110、VSS 116與VDDAI 112可藉由垂直連接來分別提供給半導體的一個或多個層內的金屬柵格線785、790、795的。相似地，SD 114與LCV_Enb 118訊號可藉由垂直連接來提供給半導體的一個或多個層內的訊號導線。作為例示，圖8示出訊號導線796、798，分別包含在半導體的金屬層“Metal-1”層與“Metal-0”層上，以提供SD 114與LCV_Enb 118訊號。舉例來說，訊號導線796、798可透過層間通孔連接至電晶體閘極區114、118。
圖9示出SRAM半導體佈局700的展開圖。如圖9所示，相同的半導體佈局700用於SRAM位元單元陣列800與多個LCV寫入輔助電路802。SRAM半導體佈局700包含閘極(多晶)區與主動(鰭式)區的重複的圖案，且透過SRAM位元單元陣列800與LCV寫入輔助電路802來使用多晶區與鰭式區的此相同圖案。更具體地來說，在所示的例示中，閘極(多晶)區與主動(鰭式)區的圖案在垂直方向上每兩列以及在水平方向上每兩列重複。所示的例示示出位元單元行806內的位元單元804從VDDAI柵格線795接收其核心電壓(VDDAI)112，VDDAI柵格線795由相同SRAM位元單元行806內的LCV寫入輔助電路808所控制。如圖所示，位 元單元804使用用於LCV寫入輔助電路808的相同的半導體佈局700(即多晶區與位元區的相同的重複圖案)。
在所示的例示中，每個LCV寫入輔助電路808具有佈線佔用面積，其相等於位元單元行806內的三個相鄰的SRAM位元單元804的佈線佔用面積。舉例來說，參照圖7中所示的LCV寫入輔助電路，四個電晶體102、104、106、108由佈線佔用面積中的P型金氧半(PMOS)區域所形成，該佈線佔用面積相等於在三個相鄰的行中所形成的三個SRAM位元單元。更具體地來說，電晶體102由頂位元單元的相等的佈線佔用面積中的PMOS區所形成，電晶體104與106由中間位元單元的相等的佈線佔用面積中的兩個PMOS區所形成，且電晶體108由底位元單元的相等的佈線佔用面積中的PMOS區所形成。
為了簡單起見，圖9中所示的例示示出每個SRAM位元單元行中的一個LCV寫入輔助電路。然而，其他例示可在每個SRAM位元單元行中包含多個LCV寫入輔助電路。舉例來說，如圖2與圖4所示，LCV寫入輔助電路可包含於每個SRAM位元單元行的頂部與底部。
為了簡單起見，圖9凸顯出陣列800內的一個位元單元804。然而，應理解的是，位元單元陣列800在每行內包含多個位元單元，且可包含比圖9中所示更多的行與列。應理解的是，雖然在圖9中示出單列的LCV寫入輔助電路802，但SRAM陣列可包含多於一列的LCV寫入輔助電路，例如參照上述之圖2與圖4所描述的。
圖10示出6電晶體(6T)SRAM記憶體位元單元佈局的例示，以進一步解釋可如何使用共用SRAM電晶體佈局700來實現位元單元與LCV寫入輔助電路。具體而言，圖10示出了用於圖9所示的陣列800的行中兩個位元單元810、812的例示性的SRAM電晶體佈局。兩個6電晶體(6T)SRAM記憶體位元單元810、812的電路圖814、816示出在例示性佈局700的右側。上述參照圖3A描述了例示性的6電晶體(6T)記憶體位元單元的操作。
為了幫助解釋用於兩個6電晶體(6T)SRAM記憶體位元單元814、816的電晶體佈局810、812，圖10使用相應的參考字符A1至F1以及A2至F2，用於電路圖814、816中的SRAM電晶體以及位元單元810、812中的閘極-主動區交叉點。其中每個SRAM電晶體實現於SRAM半導體佈局700中。舉例來說，電路圖814示出了標示為A1的PMOS電晶體，且位元單元佈局810示出此電晶體佈局在同樣標示為A1的多晶/鰭式交叉點。
比較圖7與圖10示出了使用與用於實現圖10中的兩個例示性的6電晶體(6T)記憶體位元單元814與816相同的多晶/鰭式佈局來實現圖7中的LCV寫入輔助電路510。更具體地來說，在整個SRAM半導體佈局700中使用相同的閘極(多晶)區與主動(鰭式)區的佈置，包含用於SRAM記憶體位元單元陣列與LCV寫入輔助電路510。此外，如圖9所示，可以在一行的SRAM半導體佈局700內的LCV寫入輔助電路與記憶體位元單元之間共用某些主動 (鰭式)區。
圖11係用於製造與控制半導體裝置的例示性的方法900的流程圖。應理解的是，圖11的方法適用於許多不同的結構。但是，這裡參考圖1A、圖1B、圖2至圖10的結構來描述該方法以幫助理解。於步驟910，記憶體單元陣列(例如200、400)佈置於多個行與列中，每個記憶體單元(例如302)包含多個位元單元電晶體(例如308)。電晶體單元陣列包含共用半導體佈局，例如上述參照圖7至圖10所描述的。於步驟920，佈置多個寫入輔助電路(例如206、208)以在每行的記憶體單元陣列內包含一個或多個寫入輔助電路，每個寫入輔助電路包含多個電晶體(例如102、104、106、108)。多個寫入輔助電路使用與記憶體單元陣列相同的共用半導體佈局。舉例來說，每個寫入輔助電路可使用共用半導體佈局的佈線佔用面積，其相等於具有一行的記憶體單元陣列的三個相鄰的記憶體單元的佔用面積。在一實施例中，每個寫入輔助電路可包含四個PMOS電晶體，其在三列的佈線佔用面積中使用四個PMOS區域來製造，其中在頂列製造四個PMOS電晶體的其中一者，在中間列製造四個PMOS電晶體的其中兩個，且在底列製造四個PMOS電晶體的另一個。每個寫入輔助電路(例如206、208)用以提供核心電壓(例如210)給相同行內的記憶體單元(例如302)，以減少寫入操作期間的核心電壓(例如210)。於步驟930，提供核心電壓(例如210)給記憶體單元陣列(例如200、400)的一行內的記憶體單元(例如302)。接著於步驟940，在一 行內的寫入操作期間，一個或多個寫入輔助電路(例如206、208)降低核心電壓。
在本揭露的一實施例中，半導體記憶體裝置包含記憶體單元陣列與多個寫入輔助電路。記憶體單元陣列包含按多個列與行排列的多個記憶體單元，每個記憶體單元包含多個位元單元電晶體。記憶體單元陣列的每一行內包含一個或多個寫入輔助電路，每個寫入輔助電路用以向同一行內的記憶體單元提供核心電壓且用以在寫入操作期間降低核心電壓。記憶體單元陣列與多個寫入輔助電路具有共用半導體佈局。共用半導體佈局包含閘極區域與有效區域的重複圖案，其中每個寫入輔助電路使用共用半導體佈局的佈線佔用面積，佈線佔用面積等效於記憶體單元陣列的其中一行內的三個相鄰的記憶體單元的佔用面積。
在本揭露的一實施例中，用於半導體記憶體裝置的寫入輔助電路包含核心電壓匯流排、第一對電晶體與第二對電晶體。核心電壓匯流排用以供電至半導體記憶體裝置內的多個記憶體單元。第一對電晶體耦接於上拉電壓與核心電壓匯流排之間。第二對電晶體耦接於下拉電壓與核心電壓匯流排之間。第二對電晶體之每一者具有接收致能訊號的閘極端，致能訊號使得第二對電晶體在多個寫入操作期間連接核心電壓匯流排與下拉電壓。寫入輔助電路與記憶體單元具有共用半導體佈局，共用半導體佈局包含閘極區域與有效區域的重複圖案。寫入輔助電路使用共用半導體佈局的佈線佔用面積，佈線佔用面積等效於用於三個相鄰的記憶體單元的 佔用面積。
在本揭露的一實施例中，半導體記憶體裝置包含按多個列與行排列的記憶體單元陣列以及記憶體單元陣列的每一行內的一個或多個寫入輔助電路。控制半導體記憶體裝置的方法包含以下操作。提供核心電壓給記憶體單元陣列的其中一行內的多個記憶體單元；在寫入操作期間使得其中一行的一個或多個寫入輔助電路降低核心電壓。其中一個或多個寫入輔助電路與記憶體單元具有共用SRAM半導體佈局，共用SRAM半導體佈局包含閘極區域與有效區域的重複圖案。其中一個或多個寫入輔助電路之每一者使用共用SRAM半導體佈局的佈線佔用面積，佈線佔用面積等效於記憶體單元陣列的其中一行內的三個相鄰的記憶體單元的佔用面積。
以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。舉例來說，所示實施例包含六電晶體(6T)SRAM單元，但是其他實施例可包含其他的SRAM配置。

Claims (10)

  1. 一種半導體記憶體裝置，包含：一記憶體單元陣列，包含按複數個列與複數個行排列的複數個記憶體單元，每一該些記憶體單元包含複數個位元單元電晶體；以及複數個寫入輔助電路，該記憶體單元陣列的每一行內包含該一個或多個寫入輔助電路，每一該些寫入輔助電路用以向同一行內的該些記憶體單元提供一核心電壓且用以在一寫入操作期間降低該核心電壓；該記憶體單元陣列與該些寫入輔助電路具有一共用半導體佈局，該共用半導體佈局包含複數個閘極區域與複數個有效區域的一重複圖案，其中每一該些寫入輔助電路使用該共用半導體佈局的一佈線佔用面積，該佈線佔用面積等效於該記憶體單元陣列的其中一行內的三個相鄰的該些記憶體單元的一佔用面積。
  2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中每一該些寫入輔助電路包含使用該佈線佔用面積的其中三列中的四個P型金氧半(PMOS)區域來製造的四個P型金氧半(PMOS)電晶體，其中於一頂列製造該四個PMOS電晶體的其中一者，於一中間列製造該四個PMOS電晶體的其中二者，於一底列製造該四個PMOS電晶體的其中另一者。
  3. 如申請專利範圍第1項所述之半導體記憶體裝置，其中，使用用於靜態隨機存取記憶體(static random access memory，SRAM)電晶體的複數個通用設計規則來製造該些位元單元電晶體與該些寫入輔助電路之每一者。
  4. 如申請專利範圍第1項所述之半導體記憶體裝置，其中每一該些寫入輔助電路包含：一第一對電晶體，耦接於一上拉電壓與一核心電壓匯流排之間；一第二對電晶體，耦接於一下拉電壓與該核心電壓匯流排之間，該第二對電晶體之每一者具有接收一致能訊號的一閘極端，該致能訊號使得該第二對電晶體在該些寫入操作期間連接該核心電壓匯流排與該下拉電壓。
  5. 一種用於半導體記憶體裝置的寫入輔助電路，包含：一核心電壓匯流排，用以供電至該半導體記憶體裝置內的複數個記憶體單元；一第一對電晶體，耦接於一上拉電壓與該核心電壓匯流排之間；一第二對電晶體，耦接於一下拉電壓與該核心電壓匯流排之間，該第二對電晶體之每一者具有接收一致能訊號的一閘極端，該致能訊號使得該第二對電晶體在複數個寫入操作期間連接該核心電壓匯流排與該下拉電壓；以及該寫入輔助電路與該些記憶體單元具有一共用半導體佈局，該共用半導體佈局包含複數個閘極區域與複數個有效區域的一重複圖案，其中該寫入輔助電路使用該共用半導體佈局的一佈線佔用面積，該佈線佔用面積等效於用於三個相鄰的該些記憶體單元的一佔用面積。
  6. 如申請專利範圍第5項所述之寫入輔助電路，其中該第一對電晶體之每一者包含接收一關閉電壓的一閘極端，該關閉電壓使得該第一對電晶體在一關閉期間斷開該核心電壓匯流排與該上拉電壓。
  7. 如申請專利範圍第5項所述之寫入輔助電路，其中該核心電壓匯流排用以供電至該半導體記憶體裝置內的該些記憶體單元的一陣列內的其中一行。
  8. 一種控制半導體記憶體裝置的方法，該半導體記憶體裝置包含按複數個列與複數個行排列的一記憶體單元陣列以及該記憶體單元陣列的每一行內的一個或多個寫入輔助電路，該方法包含：提供一核心電壓給該記憶體單元陣列的其中一行內的複數個記憶體單元；以及在一寫入操作期間，使得其中一行的該一個或多個寫入輔助電路降低該核心電壓；其中該一個或多個寫入輔助電路與該記憶體單元具有一共用SRAM半導體佈局，該共用SRAM半導體佈局包含複數個閘極區域與複數個有效區域的一重複圖案；其中該一個或多個寫入輔助電路之每一者使用該共用SRAM半導體佈局的一佈線佔用面積，該佈線佔用面積等效於該記憶體單元陣列的其中一行內的三個相鄰的該些記憶體單元的一佔用面積。
  9. 如申請專利範圍第8項所述之方法，其中該一個或多個寫入輔助電路之每一者包含使用該佈線佔用面積的其中三列中的四個PMOS區域來製造的四個PMOS電晶體，其中於一頂列製造該四個PMOS電晶體的其中一者，於一中間列製造該四個PMOS電晶體的其中二者，於一底列製造該四個PMOS電晶體的其中另一者。
  10. 如申請專利範圍第8項所述之方法，其中，使用用於SRAM電晶體的複數個通用設計規則來製造該一個或多個寫入輔助電路與該記憶體單元陣列之每一者。
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