TWI478321B - 建構於半導體基底的積體電路及方法 - Google Patents

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Description

建構於半導體基底的積體電路及方法
本發明係關於半導體製造技術。
在深次微米積體電路技術中，嵌入式的靜態隨機存取記憶體(SRAM)裝置已普遍使用於高速通訊、影像處理以及系統單晶片(system-on-chip，SOC)的產品之中。舉例來說，鰭片電晶體如鰭片場效電晶體(FinFET)已被用來取代傳的的平面電晶體，並且可用來建構SRAM裝置。該鰭片電晶體具有一通道(鰭片通道)，該通道具有一上表面以及相對的外壁。該鰭片通道之上表面以及相對的外壁界定其總通道寬度。在先進的製程節點中，例如在32奈米製程或更高等級製程中，由於FinFET具有較低的漏電流，因此較平面的電晶體更具優勢。
在SRAM晶格中，例如在具有6電晶體的SRAM晶格(6T-SRAM)中，具有貝塔比(beta ratio)接近1的電路佈局能夠提供較小的晶格尺寸。在這情況下，下拉裝置和傳輸閘裝置具有相同裝置尺寸。在使用FinFET的SRAM晶格中，對所有電晶體使用單一鰭片尺寸可縮減整體晶格尺寸。在高速應用中，配置相同數量的下拉裝置和傳輸閘裝置可在晶格速度和晶格尺寸兩者之間取得適當的平衡。在此情況下，貝塔比會等於1或小於1，但會導致各種與貝塔比有關的問題，例如造成電流擁塞現象。
當該阿爾法比較高時，該寫入容限即降低。當該阿爾 法比較低時，該讀出穩定容限降低。既有的方法無法協調阿爾法比而使讀出穩定容限與寫入容限理想化。此外，既有的方法以及結構上還存在各種問題，例如SRAM晶格的穩定度，以及裝置密度。FinFET在SRAM設計上存在各種障礙。舉例來說，晶格尺寸、晶格電流和供應電壓Vcc之間不具有協同優化(co-optimization)的彈性。在另一例中，該晶格尺寸的數位化亦影像了供應電壓Vcc的理想化。此外，多餘的製程步驟亦衍生不必要的製造成本。因此希望能有一種新結構和新方法能夠解決上述問題。
本發明提供一建構於半導體基底的積體電路之實施例。該積體電路包括一第一靜態隨機存取記憶體(SRAM)晶格，具有一第一晶格尺寸；以及一第二SRAM晶格，具有大於該第一晶格尺寸的一第二晶格尺寸。其中：該第一SRAM晶格包括複數個第一n型場效電晶體(nFET)，各個nFET具有一第一閘極堆疊，以及該第二SRAM晶格包括複數個第二nFET，各個nFET具有不同於該第一閘極堆疊的一第二閘極堆疊。
本發明亦提供一種積體電路的實施例。該積體電路包括一第一靜態隨機存取記憶體(SRAM)晶格，位於一基底上，具有一第一晶格尺寸，其中該第一SRAM晶格包括：複數個第一上拉裝置和複數個第二上拉裝置，各具一第一p型場效電晶體(pFET)；複數個第一下拉裝置和複數個第二下拉裝置，與該第一及該第二上拉裝置構成複數個第一 雙交錯耦合反相器以儲存資料；以及複數個第一傳輸閘裝置和複數個第二傳輸閘裝置，與該第一雙交錯耦合反相器以存取資料。其中該第一與第二下拉裝置以及該第一與第二傳輸閘裝置分別包括一第一n型場效電晶體(nFET)；以及一第二SRAM晶格，位於該基底上，具有大於該第一晶格尺寸的一第二晶格尺寸。該第二SRAM晶格包括：複數個第三上拉裝置和複數個第四上拉裝置，各具一第二pFET；複數個第三下拉裝和複數個第四下拉裝置，與該第三與該第四上拉裝置構成複數個第二雙交錯耦合反相器以儲存資料；以及複數個第三傳輸閘裝置和第四傳輸閘裝置，與第二雙交錯耦合反相器配合以存取資料，其中該第三和第四下拉裝置與該第三和該第四傳輸閘裝置分別包括至少兩第二nFET，其中該第二nFET不同於該第一nFET。
本發明亦提供一種方法實施例。本方法包括在一基底上建構具有一第一晶格尺寸的一第一靜態隨機存取記憶體(SRAM)晶格，更包括透過一第一nFinFET成型製程製作第一n型鰭片場效電晶體(nFinFET)；以及在該基底上建構具有一第二晶格尺寸的第二SRAM晶格，更包括透過與該第一nFinFET成型製程不同的一第二nFinFET成型製程製作第二nFinFET，其中該第二晶格尺寸大於該第一晶格尺寸。
下文為介紹本發明之最佳實施例。各實施例用以說明本發明之原理，但非用以限制本發明。本發明之範圍當以後附之權利要求項為準。
第1圖係位於基底12上的積體電路10方塊圖。在此實施例中，基底12為半導體基底。該半導體基底12包括矽。除此之外，該基底可為鍺、矽鍺，或其他適當半導體材料。該半導體基底12亦包括各種隔離型體，例如基底上用以分離各個裝置的淺溝渠隔離(shallow trench isolation，STI)。該半導體基底亦包括各種摻雜區，例如N型井和p型井。
該積體電路10包括建構陣列中的複數個SRAM晶格，用以進行資料存取。在一實施例中，該積體電路10包括一第一SRAM晶格14，其具有第一晶格尺寸。而第二SRAM晶格16具有一第二晶格尺寸，其大於該第一晶格尺寸。在另一實施例中，該積體電路10包括複數個建構於第一陣列中、具有該第一晶格尺寸第一SRAM晶格；以及複數個建構於第二陣列中、具有第二晶格尺寸的第二SRAM晶格。在一實例中，該第二晶格尺寸大於該第一晶格尺寸至少10%。
該第一SRAM晶格14和該第二SRAM晶格16相似，兩者分別包括兩個上拉裝置和兩個下拉裝置，該上拉裝置和該下拉裝置又構成兩個交錯耦合反相器，可用以儲存資料。此外，兩者又分別更包括兩個傳輸閘裝置，其耦接至該反相器以存取資料ing。在此實施例中，該上拉裝置係以p型場效電晶體(pFET)建構而成；和該下拉裝置和傳輸閘裝置係以n型場效電晶體(nFET)建構而成。
然而，該第一SRAM晶格14和該第二SRAM晶格16具有不同數量的電晶體。在此實施例中，該第一SRAM晶 格14包括第一數量N1個nFET，以做為該下拉裝置和該傳輸閘裝置；而該第二SRAM晶格16包括第二數量N2個nFET，以做為該下拉裝置和該傳輸閘裝置。其中，該第二數量N2大於該第一數量N1。在一實施例中，該第一SRAM晶格14之阿爾法比(alpha ratio)介於0.8和1.4之間，而該第二SRAM晶格16之阿爾法比則介於0.2和0.6之間。阿爾法比定義為各傳輸閘裝置上的上拉裝置間驅動力的比值。明確地說，該阿爾法比定義為上拉裝置的驅動電流比上傳輸閘裝置的驅動電流，其值可表示為公式：Ion(PU)/Ion(傳輸閘PG)。
第2圖係依據本發明之一實施例中該第一SRAM晶格14之示意圖。該SRAM晶格14包括一場效電晶體(FET)，舉例而言，為金屬氧化物半導體場效電晶體(MOSFET)。在此實施例中，該SRAM晶格14包括鰭狀場效電晶體(FinFET)。該SRAM晶格14包括一第一反相器以及一第二反相器，兩者交錯耦接以做為資料儲存之用。該第一反相器包括以p型鰭狀場效電晶體(pFinFET)建構的一第一上拉裝置，標示為PU-1。該第一反相器又包括以n型鰭狀場效電晶體(nFinFET)建構的一第一下拉裝置，標示為下拉裝置PD-1。該上拉裝置PU-1和該下拉裝置PD-1之汲極彼此電性連接，構成一第一資料節點(“Node 1”)。上拉裝置PU-1和下拉裝置PD-1之閘極彼此電性連接。該上拉裝置PU-1之源極電性連接至一電源線Vcc。下拉裝置PD-1之源極電性連接至一互補電源線Vss。該第二反相器包括以一pFinFET建構的一第二上拉裝置，標示為上拉裝置PU-2。 該第二反相器亦包括以nFinFET建構而成的一第二下拉裝置，標示為下拉裝置PD-2。該上拉裝置PU-2和該下拉裝置PD-2之汲極彼此電性連接，形成一第二資料節點(“Node-2)。該上拉裝置PU-2和該下拉裝置PD-2之閘極彼此電性連接。該上拉裝置PU-2之源極電性連接至該電源線Vcc。該下拉裝置PD-2之源極電性連接至該互補電源線Vss。此外，該第一資料節點電性連接至該上拉裝置PU-2和該下拉裝置PD-2之閘極，而該第二資料節點電性連接至該上拉裝置PU-1和該下拉裝置PD-1之閘極。因此，該第一及第二反相器係交錯耦接，如第2圖所示。
該SRAM晶格14更包括一第一傳輸閘裝置，其係以nFinFET所建構，標示為傳輸閘PG-1，並包括一第二傳輸閘裝置，其係以另外的nFinFET所建構，標示為傳輸閘PG-2。該第一傳輸閘傳輸閘PG-1之源極電性連接至該第一資料節點，而該第一傳輸閘傳輸閘PG-2之源極電性連接至該第二資料節點，兩者形成一埠以存取資料。此外，該傳輸閘PG-1之汲極電性連接至一位元線(“BL”)，而該傳輸閘PG-1電性連接之閘極至一字元線(“WL”)。相似地，該傳輸閘PG-2之汲極電性連接至一反位元線或該位元線BL，而該傳輸閘PG-2之閘極則電性連接至該字元線WL。
在一實施例中，該各種nFinFET和pFinFET可透過高k值材料閘極技術製作，藉以使得該閘極堆疊包括閘極介電質中的一高k值介電常數材料層，以及閘極中一種或一種以上的金屬。該finFET具有三維主動區，使得該閘極堆疊耦接至該鰭狀主動區各個表面上的各個通道區。
回到第1圖，該第二SRAM晶格16與該第一SRAM晶格14不同，該第二SRAM晶格使用較多數量的電晶體。特別的是，該第二SRAM晶格16包括兩個上拉裝置和兩個下拉裝置，用以形成兩個交錯耦合的反相器以儲存資料，並包括兩個傳輸閘裝置，其與該兩個上拉裝置和該兩個下拉裝置耦接以存取資料。該第二SRAM晶格16中的各該上拉裝置具有唯一一個pFinFET。該第二SRAM晶格16中的各該下拉裝置和各傳輸閘裝置則具有兩個或兩個以上的n型鰭片場效電晶體(nFinFET)。
因此，該第一SRAM晶格14具有小晶格尺寸，可達到較高的封裝密度，而該第二SRAM晶格16具有大晶格尺寸，可承受較高的操作電流(例如較高的寫入電流及寫入容限)。
第3圖係依據本發明一實施例之該第二SRAM晶格16示意圖。該SRAM晶格16包括FinFET在此實施例中。該SRAM晶格16包括一第一反相器以及一第二反相器，兩者交錯耦接成一資料儲存節點。該第一反相器包括一第一上拉裝置，其具有唯一一個pFinFET，標示為上拉裝置PU-1。該第一反相器包括一第一下拉裝置，其係以兩個或兩個以上nFinFET所構成。此下拉裝置仍標示為下拉裝置PD-1。該上拉裝置PU-1和該下拉裝置PD-1之汲極彼此電性連接，形成一第一資料節點(“Node 1”)。該上拉裝置PU-1和該下拉裝置PD-1之閘極彼此電性連接。該上拉裝置PU-1之源極電性連接至一電源線Vcc。該下拉裝置PD-1之源極電性連接至一互補電源線Vss。該第二反相器包括一第二 上拉裝置，具有一pFinFET，標示為上拉裝置PU-2。該第二反相器亦包括一第二下拉裝置，具有兩個或兩個以上的nFinFET，標示為下拉裝置PD-2。該上拉裝置PU-2和該下拉裝置PD-2之汲極彼此電性連接，形成一第二資料節點(“Node-2)。該上拉裝置PU-2和該下拉裝置PD-2之閘極彼此電性連接。該上拉裝置PU-2之源極電性連接至該電源線Vcc。該下拉裝置PD-2之源極電性連接至該互補電源線Vss。此外，該第一資料節點電性連接至該上拉裝置PU-2和該下拉裝置PD-2之閘極，而該第二資料節點則電性連接至該上拉裝置PU-1和該下拉裝置PD-1之閘極。因此，該第一and第二反相器係交錯耦接。
該SRAM晶格16更包括一第一傳輸閘裝置，具有兩個或兩個以上的nFinFET，標示為傳輸閘PG-1；並包括一第二傳輸閘裝置，具有兩個或兩個以上的nFinFET，標示為傳輸閘PG-2。該第一傳輸閘傳輸閘PG-1之源極電性連接至該第一資料節點，而該第一傳輸閘傳輸閘PG-2之源極電性連接至該第二資料節點，形成一埠以存取資料。此外，該傳輸閘PG-1之汲極電性連接至一位元線(“BL”)，而該傳輸閘PG-1之閘極電性連接至一字元線(“WL”)。相似地，該傳輸閘PG-2之汲極電性連接至一反位元線或該位元線BL，而該傳輸閘PG-2之閘極電性連接至該字元線WL。
回到第1圖，該積體電路10更包括一寫入輔助電路18，其在一實施例中與該第一SRAM晶格14耦接。該寫入輔助電路18設計成能夠動態提供雙位準電壓(dual-level voltage)，包括一較高位準電壓和一較低位準電壓至該第一 SRAM晶格14中對應的上拉裝置之源極。該寫入輔助電路18設計成能夠依據該第一SRAM晶格14的操作狀態將高電壓或低電壓提供給該上拉裝置之源極。特別的是，在SRAM的讀出操作期間，較高位準的電壓係供給該上拉裝置14之源極。在SRAM的寫入操作，較低位準的電壓則供該上拉裝置14之源極。該寫入輔助電路18亦標示為電壓控制電路。除此之外，任何能夠執行上述功能的已知電路皆可納入而成為該積體電路10之一部分。
在一實例中，該寫入輔助電路18係連接至代表兩個電壓位準的兩個電源線。該寫入輔助電路18可用以依據該操作模式選出一電壓位準以進行讀取或寫入。耦接至該第一SRAM晶格14的寫入輔助電路18可在操作該第一SRAM晶格時提供讀取穩定行以及寫入容限(write margin)。
在另一實施例中，當該第一SRAM晶格14和該第二SRAM晶格16具有不同數量的電晶體時，各個電晶體會以不同的方式設計或製造。在該第一SRAM晶格14中，該nFinFET具有一第一臨限電壓V1，而在該第二SRAM晶格16中，該nFinFETin具有一第二臨限電壓V2。在一實例中，該第一SRAM晶格14中的nFinFET該第二SRAM晶格16中的nFinFET係以不同方式製造，因此第一臨限電壓V1會與第二臨限電壓V2有所不同。在一實施例中，該第一臨限電壓V1小於該第二臨限電壓V2。
在此實施例中，在該第一SRAM晶格14中的nFinFET係透過一第一裝置成型製程製造，而該第二SRAM晶格16中的nFinFET則係透過不同於該第一裝置成型製程的一第 二裝置成型製程製造。因此，該第一SRAM晶格14中的nFinFET和該第二SRAM晶格16中的nFinFET在組成、形態或尺寸上至少有一處不同。
該第一SRAM晶格14中的nFinFET包括第一閘極堆疊，而該第二SRAM晶格16中的nFinFETin包括第二閘極堆疊。在一實施例中，該第一閘極堆疊與該第二閘極堆疊是不相同的。在各個實例中，該第一閘極堆疊和該第二閘極堆疊在閘極介電材料、閘極介電質厚度或閘極材料上至少有一處不同。
在其他的例子中，該第一SRAM晶格14中的nFinFET和該第二SRAM晶格16中的nFinFET在p型井摻雜濃度、p型井尺寸、或通道摻雜濃度上至少有一處不同。在其他的例子中，該第一SRAM晶格14中的該nFinFET和該第二SRAM晶格16中的nFinFET在口袋摻雜型體，或n型light-摻雜質的汲極(NLDD)型體上至少一有一處不同。
第4圖為以不同晶格尺寸製作具有兩個SRAM晶格的積體電路之方法40流程圖。第5圖為方法40所製作的積體電路80之部分視圖。在此實施例中，該積體電路80為第1圖之積體電路10，具有該第一SRAM晶格14和該第二SRAM晶格16。文文將參照第4圖及第5圖詳述本發明之方法40和積體電路80。
請參照第5圖，該積體電路80包括基底12上的一第一SRAM晶格14和一第二SRAM晶格。在此實施例中，該第一SRAM晶格14中的該下拉裝置和傳輸閘裝置各具有唯一一個第一nFinFET 82，而該第二SRAM晶格16中 的該下拉裝置和傳輸閘裝置各具有至少兩個第二nFinFET 84。第5圖說明該第一nFinFET 82和該第二nFinFET 84兩者其中之。該第一nFinFET 82和該第二nFinFET 84彼此不同，而兩者係依據不同實施例的製程而被製造。
該第一nFinFET 82包括一第一p型井86，其形成於該基底12之上，並藉由隔離型體與其他裝置隔絕，舉例而言，隔離型體包括淺溝槽隔絕(shallow trench isolation，STI)型體88。該第一nFinFET 82之第一通道89係形成於該第一p型井中。該第一通道89包括p型摻雜物，但其摻雜濃度與該第一p型井86不同。
該第一nFinFET 82包括位於該第一通道89上的一第一閘極堆疊90。該第一閘極堆疊90包括一第一閘極介電質型體92以及該第一閘極介電質型體92上的一第一閘極94。該第一閘極堆疊90更包括位於位於該第一閘極介電質型體92和該第一閘極94外壁的第一閘隔離層(gate spacer)96。該第一閘極介電質型體92包括一第一閘極介電材料，例如氧化矽或具有高介電常數(高k值介電材料)的適當介電材料。在一實施例中，該第一閘極介電質型體92包括一個或一個以上的介電材料層。舉例來說，該第一閘極介電質型體92包括一界面介電層，例如氧化矽，和該界面層上的高k值介電常數材料層。該第一閘極94包括一導體材料層，例如摻雜質的多晶矽、金屬、金屬合金，或金屬矽化物。在一實施例中，該第一閘極94包括一層以上的導體材料層。舉例來說，該第一閘極94具有一第一導體層，其在該第一閘極介電質型體92上具有適當的功能；並 且具有位於該第一導體層上的一第二導體層。在一實例中，該第一導體層包括鉭或鈦鋁合金。在另一例中，該第二導體層包括鋁、鎢、銅、摻雜質的多晶矽或以上之組合。該閘隔離層96包括一介電材料，例如氧化矽、碳化矽、氮化矽或氮氧化矽。
該第一nFinFET 82更包括n型摻雜物的第一源極和汲極型體。該第一源極和汲極型體係建構於該第一N型井86之中，為第一通道89所介入。在一實施例中，該第一源極和汲極型體包括n型輕摻雜汲極(NLDD)型體100和重摻雜質的源極和汲極(S/D)型體102。
在另一實施例中，該第一nFinFET 82更包括形成於該第一N型井86的一第一口袋佈植型體104，其介於該第一通道89和該第一源極和汲極型體(例如S/D型體102)之間。在此實施例中，該第一口袋佈植型體104包括p型摻雜物，但其摻雜濃度較該第一通道89大。
位於該基底12之上的是介電材料層106，例如層間介電(ILD)材料。在各種實施例中，該介電材料層106可為氧化矽、含氟氧化矽，或具有一較低介電常數(low-k介電材料)適當介電材料。
該第二nFinFET 84包括形成於該基底12上的一第二p型井108，其藉由隔離型體(例如STI型體110)與其他裝置隔離。該第二nFinFET 84的第二通道112係形成於該第二p型井108之上。該第二通道112包括p型摻雜物，但其摻雜濃度與該第二p型井108有所不同。
該第二nFinFET 84包括位於該第二通道112上的一第 二閘極堆疊114。該第二閘極堆疊114包括一第二閘極介電質型體116和位於該第二閘極介電質型體116的一第二閘極118。該第二閘極堆疊114更包括第二閘隔離層120，其位於該第二閘極介電質型體116和該第二閘極118之外壁。該第二閘極介電質型體116包括一第二閘極介電材料，例如氧化矽或高k值介電材料。在一實施例中，該第二閘極介電質型體116包括一層以上的介電材料層。舉例來說，該第二閘極介電質型體116包括一界面介電層和該界面層上的高k值介電常數材料層。該第二閘極118包括一導體材料層，例如摻雜質的多晶矽、金屬、金屬合金及/或金屬矽化物。在一實施例中，該第二閘極118包括一層以上的導體材料層。舉例來說，該第二閘極118包括一第一導體層，其在該第二閘極介電質型體116上具有適當功能，並包括一第二導體層，其位於該第二閘極堆疊114的對應第一導體層。在一實例中，該第一導體層包括鉭或鈦鋁合金。在另一例中，該第二導體層包括鋁、鎢、銅、摻雜質的多晶矽或以上之組合。該第二閘隔離層120包括一介電材料，例如氧化矽、碳化矽、氮化矽或氮氧化矽。
該第二nFinFET 84更包括n型摻雜物的第二源極和汲極型體。該第二源極和汲極型體係形成於該第二N型井108之上，且位於該第二通道112所介入之處。在一實施例中，該第二源極和汲極型體包括NLDD型體122和重摻雜質的源極和汲極(S/D)型體124。
在另一實施例中，該第二nFinFET 84更包括一第二口袋佈植型體126，其形成於該第二N型井108之中，並介 於該第二通道112和該第二源極和汲極型體(例如S/D型體124)之間。在此實施例中，該第二口袋佈植型體126包括p型摻雜物，但其摻雜濃度較該第二通道112大。
該介電材料層106亦位於該基底12之上，並在該第二nFinFET 84的區域中。
然而，依據本發明，該第一nFinFET 82和該第二nFinFET 84係彼此不同。在一實例中，該第一nFinFET 82和該第二nFinFET 84分別設計成具有不同的臨限電壓。
在本發明中，該第一nFinFET 82和該第二nFinFET 84在組成、構造和尺寸上至少有一處不同。
請參照第4圖，該方法40包括一第一裝置成型製程42，其係用以製作該第一SRAM晶格14；方法40又包括一第二裝置成型製程44，其係用以製作該第二SRAM晶格16。在此實施例中，該第一nFinFET 82係透過該第一裝置成型製程42製造，而該第二nFinFET 84係透過與該第一裝置成型製程42不同的第二裝置成型製程44製作。在一實例中，該第一裝置成型製程與該第二裝置成型製程至少有一步驟並不相同。
該第一裝置成型製程42包括在步驟52中藉由第一p型井微影製程(lithography process)和一第一p型井離子佈植在該基底12中建構一第一p型井86。在一實例中，該第一p型井微影製程以第一p型井尺寸定義了該第一p型井86。在另一例中，該第一p型井離子佈植使用第一p型井摻雜劑量並以第一p型井濃度製作該第一p型井。
該第一裝置成型製程42更包括在步驟54中，藉由第 一通道佈植程序在該第一p型井中製作該第一通道89，使得該第一通道89具有一第一通道摻雜分佈(doping profile)和一第一通道摻雜濃度。在一實施例中，該第一通道佈植包括一第一通道摻雜劑量，其設計成能夠協調該第一通道89的臨限電壓。在另一實施例中，該第一通道佈植包括各種能夠協調該第一通道摻雜分佈的佈植製程。
在另一實施例中，該裝置成型製程42更包括在步驟56中在第一通道89上製作該第一閘極堆疊90。在一實施例中，在該第一閘極堆疊90之製作中，可以高k值的介電質為閘極介電質，並以金屬為閘極。在另一實施例中，該第一閘極堆疊90之製作包括後閘極製程(gate-last process)、後高k值介電材質製程(highk-last process)、先閘極製程(gate-first process)或以上的組合。在該後閘極製程中，可透過沉積(deposition)、微影成形(lithography patterning)和蝕刻程序在基底上製作一假閘極堆疊；透過沉積和拋光程序在基底上製作一ILD材料層；而部分移除該假閘極堆疊；之後，透過沉積和拋光程序製作一金屬閘極。 在後高k值介電材質製程中，可透過沉積、微影成形和蝕刻程序在基底上製作一假閘極堆疊；透過沉積和拋光程序在基底上製作一ILD材料層；並移除該假閘極堆疊；之後，透過沉積和拋光程序製作高k值介電材料和金屬閘極。在該先閘極製程中，可透過積、微影成形和蝕刻程序在基底上製作高k值介電材料和與金屬電極的閘極堆疊；透過各種離子佈植製作源極和汲極型體；並透過沉積和拋光程序(例如化學機械拋光法，chemical mechanical polishing，CMP) 在基底上製作ILD材料層。
該第一裝置成型製程42亦包括在步驟58中，以第一源極雜劑量和汲極摻雜劑量製作該各種源極和汲極型體，例如NLDD型體100和S/D型體102，。在另一實施例中，該第一裝置成型製程42更包括第一口袋佈植程序，其在該第一通道89之邊緣製作一口袋佈植型體104。其中，第一口袋佈植係採用第一口袋佈植劑量。
相似地，該第二裝置成型製程44包括在步驟62中利用第二p型井微影製程和第二p型井離子佈植程序在該基底12中製作該第二p型井108。在一實例中，該第二p型井微影製程以第二p型井尺寸界定了該第二p型井。在另一例中，該第二p型井離子佈植程序以第二p型井摻雜劑量製作具有第二p型井濃度的該第二p型井。
該第二裝置成型製程44更包括在步驟64中以第二通道佈植程序在該第二p型井108中製作該第二通道112，使得該第二通道112具有第二通道摻雜分佈和第二通道摻雜濃度。在一實施例中，該第二通道佈植程序使用第二通道摻雜劑量以協調該第二通道112之臨限電壓。在另一實施例中，該第二通道佈植程序包括各種可以造成前述第二通道摻雜分佈的佈植程序。
在另一實施例中，該裝置成型製程44更包括在步驟66中在該第二通道112上製作該第二閘極堆疊114。在一實施例中，該第二閘極堆疊114之製作可以高k值介電材料做閘極介電質，並以金屬做閘極。在另一實施例中，該第二閘極堆疊114之製作包括後閘極製程、後高k值介電 材質製程、先閘極製程，或以上之組合。
該第二裝置成型製程44亦包括在步驟68中以第二源極摻雜劑量和汲極摻雜劑量製作該各種源極和汲極型體，例如該NLDD型體122和該S/D型體124。在另一實施例中，該第二裝置成型製程44更包括一第二口袋佈植程序，以在該第二通道112之邊緣製作一口袋佈植型體126。該第二口袋佈植程序採用第二口袋佈植劑量。
在此實施例中，該第一裝置成型製程42和該第二裝置成型製程44兩者在組成和製作上至少有一步驟並不相同。舉例來說，兩者的材料可不相同，例如採用不同的金屬閘極材料。在另一例中，兩者的製作方式可以不同，例如採用不同的佈植劑量。當第一及第二裝置成型製程其他步驟同相同時，該第一nFinFET 82和該第二nFinFET 84可被同時製作。舉例來說，第一nFinFET 82和第二nFinFET 84的ILD層106可被同時製作。
在另一實施例中，該第一SRAM晶格14包括一第一pFinFET，而該第二SRAM晶格16包括一第二pFinFET，例如第2圖積體電路10中的pFinFET。因此，該第一裝置成型製程42包括各種用以製作該第一pFinFET的步驟，而該第二裝置成型製程44包括各種用以製作該第二pFinFET的步驟。特別的是，該第一裝置成型製程42包括一第一p_Vt程序，其施加於該第一pFinFET上以協調其臨限電壓；而該第二裝置成型製程44包括一第二p_Vt程序，其施加於該第二pFinFET以協調其臨限電壓。該第一p_Vt程序和該第二p_Vt程序互不相同。
第6圖依據本發明一實施例之SRAM結構示意圖130。該SRAM結構130包括在基底12上製作各種SRAM晶格。在此實施例中，該SRAM結構130包括製作於基底12上的一第一SRAM晶格132以及一第二SRAM晶格134。該SRAM結構130中的該SRAM晶格係單一埠SRAM。第6圖與第2圖及第3圖具有相似的標號。該反位元線係標示為“BLB”。
該SRAM結構130為第1圖積體電路10的一種實施例。在此實施例中，該第一SRAM晶格132為該積體電路10之第一SRAM晶格14，而該第二SRAM晶格132為該積體電路10之第二SRAM晶格16。
該第一SRAM晶格132包括各種pFinFET 136的上拉裝置。該第一SRAM晶格132更包括各種nFinFET 138的傳輸閘裝置和下拉裝置。相似地，該第二SRAM晶格134包括各種pFinFET 142的上拉裝置。該第二SRAM晶格134更包括各種nFinFET 144的傳輸閘裝置和下拉裝置。
在一實例中，該SRAM結構130為第2圖之積體電路10。在另一例中，該第一SRAM晶格132之傳輸閘裝置和下拉裝置各包括一單一nFinFET。在此實施例中，該第二SRAM晶格132之傳輸閘裝置和下拉裝置各包括至少兩個nFinFET。
該pFinFET 136係以一第一p_Vt程序製作，該程序係用以協調pFinFET 136之臨限電壓；而該nFinFET 138係一以第一n_Vt程序製作，該程序係用以協調nFinFET 138之臨限電壓。該pFinFET 142係以一第二p_Vt程序製作， 該程序係用以協調pFinFET 142之臨限電壓；而該nFinFET 144係一以第二n_Vt程序，該程序係用以協調nFinFET 144之臨限電壓。
在此實施例中，該第一p_Vt程序與該第一n_Vt程序在摻雜劑量上至少有一者與該第二p_Vt程序和該第二n_Vt程序不同。
第7圖為依據本發明一實施例之SRAM晶格150示意圖。該SRAM晶格150為第1圖積體電路10中第二SRAM晶格16的實施例。在此實施例中，第6圖中的SRAM晶格132為積體電路10的第一SRAM晶格14。除了參照第7圖，下文亦可參照第6圖及其相關內容。
該SRAM晶格150係一雙埠SRAM晶格。該SRAM晶格150包括一寫入埠152以及一讀出埠154。特別的是，該SRAM晶格150包括各種pFinFET 156之上拉裝置。該SRAM晶格150更包括各種nFinFET 158之傳輸閘裝置和下拉裝置。該nFinFET 158之傳輸閘裝置係用以構成該寫入埠152。此外，該SRAM晶格150包括一個或一個以上nFinFET 160的下拉裝置(標示為R_PD)以及傳輸閘裝置(標示為R_PG)，其係用以構成該讀出埠154。在一實施例中，該nFinFET 160更連接至一讀出字元線(標示為“RWL”)。
請參照第6圖和第7圖，該pFinFET 156係以一該第二p_Vt程序製作，該程序係用以協調pFinFET 156之臨限電壓。該nFinFET 158係以一該第二n_Vt程序製作，該程序係用以協調nFinFET 158之臨限電壓。該nFinFET 160係以一第三n_Vt程序製作，該程序係用以協調nFinFET 160之臨限電壓。
在一實施例中，該第一p_Vt程序與該第二p_Vt程序不同。在另一實施例中，該第一n_Vt程序、該第二n_Vt程序和該第三n_Vt程序彼此亦不相同。
第8圖與第9圖為依據本發明的各種實施例之SRAM晶格200的上視圖。該SRAM晶格200和其製造方法將配合第8圖與第9圖一併說明。在一實施例中，該SRAM晶格200為第1圖之SRAM晶格14或第2圖之SRAM晶格14。該SRAM晶格200係建構於半導體基底之上，並且包括各種FinFET。
該SRAM晶格200係建構於該半導體基底之單位晶格區212。該單位晶格區212係由該單位晶格邊界214所界定。在一實施例中，該單位晶格區212係呈矩形，在在第一方向上具有第一尺寸216，並在垂直第一方向的第二方向上具有一第二尺寸218。該第一尺寸216長於該第二尺寸218，因此該第一與第二尺寸(216和218)分別稱為長間距和短間距。此外，兩個垂直的方向分別標示為第一方向216和第二方向218。該SRAM晶格200包括一N型井(區)220，其位於該晶格的中央部分。該SRAM晶格200更包括一P型井(區)222，其位於該N型井220之兩邊。在一實施例中，該N型井220和P型井222可擴展至該單位晶格邊界之外的多個晶格。
各種鰭片主動區係由隔離型體界定於該基底之中，並與其他裝置隔絕。該隔離型體係透過適當的技術建構於該基底之上。舉例來說，該隔離型體為STI。在一實施例中， 該SRAM晶格200包括形成於n該P型井222的一第一主動區226和一第二主動區230。該SRAM晶格200更包括形成於該N型井220的一第三主動區232和一第四主動區234。該第一至第四主動區係沿該第二尺寸方向配置，並可被擴展成多個晶格。在一實施例中，該第一與該第二主動區係擴展成第二方向218上的四個或四個以上的晶格。在此實施例中，該P型井222中的各主動區分別包括一下拉裝置和一傳輸閘裝置。
在一實施例中，該第一主動區226包括串接的該第一下拉裝置(PD-1)和該第一傳輸閘裝置(PG-1)。該傳輸閘PG-1之源極電性連接至該下拉裝置PD-1之汲極。特別的是，下拉裝置PD-1係配置於該第一主動區226的第一部位，而該傳輸閘PG-1係配置於該第一主動區226之第二部位。相似地，該第二主動區230包括串接的該第二下拉裝置(PD-2)和該第二傳輸閘裝置(PG-2)。該傳輸閘PG-2之源極電性連接至該下拉裝置PD-2之汲極。特別的是，傳輸閘PG-2係配置於該第二主動區230之第一部位，而下拉裝置PD-2係配置於該第二主動區230之第二部位。該第三主動區232包括該第一上拉裝置(PU-1)，而該第四主動區234包括該第二上拉裝置(PU-2)。
各種閘型體可用來製作該SRAM晶格200中的各種nFinFET和pFinFET。在一實施例中，該SRAM晶格200包括一第一閘型體236，其配置於該晶格區212之中並沿該第一方向延伸於該第一主動區226和該第三主動區232之上，可構成下拉裝置PD-1和PU-1之閘極。該SRAM晶 格200包括一第二閘型體238，其配置於該晶格區212之中並沿該第一方向延伸於該第二主動區230和該第四主動區234之上，可構成該下拉裝置PD-2和PU-2之閘極。該SRAM晶格200包括該傳輸閘裝置的其他閘型體。在一實施例中，該SRAM晶格200包括一閘型體240，配置於該第一主動區226之上，構成傳輸閘PG-1之閘極。該晶格200亦包括一閘型體244，其配置於該第二主動區230之上，構成傳輸閘PG-2之閘極。
一實施例之組態係如第8圖所示，在該P型井222中之該第一與該第二主動區以及相關的下拉裝置和傳輸閘裝置皆對稱地配置於該N型井220的兩邊。該下拉裝置和傳輸閘裝置係用以協調不同的臨限電壓，目的在解決各種問題，例如先前技術中所提到的電流擁塞問題(current crowding issue)。在此實例中，該下拉裝置(PD-1和PD-2)係設計成具有一第一臨限電壓Vt1，而該傳輸閘裝置(PG-1和PG-2)係設計成具有該第一臨限電壓Vt1。
請進一步參照第9圖，第9圖為該SRAM晶格200之上視圖，其中SRAM晶格200包括交互連線。各種互連結構可用以耦合該nFinFET和pFinFET而使其成為能夠運作的SRAM晶格。在一實施例中，該下拉裝置PD-1之汲極電性係透過共用一個共摻雜區連接至該傳輸閘PG-1之源極，其中係該共摻雜區為界定於該第一主動區226之中，位置介於該下拉裝置PD-1和傳輸閘PG-1之間。
在另一實施例中，該下拉裝置PD-1之汲極係藉由矽化物型體(圖未示)電性連接至該傳輸閘PG-1之源極，該矽化 物型體係位於該第一主動區226之共摻雜區。該矽化物型體可透過已知程序製作，例如自對準(self-aligned)矽化物，並可與其他接觸的矽化物在同一程序中一併製作。在另一實施例中，此接觸可設定成位於該下拉裝置PD-1之汲極和該傳輸閘PG-1之源極。在又一實施例中，該下拉裝置PD-1之汲極和該傳輸閘PG-1之源極共用。相似地，該下拉裝置PD-2之汲極和該傳輸閘PG-2之源極電性連接方式與該下拉裝置PD-1之汲極和該傳輸閘PG-1之源極的電性連接方式相似，舉例來說，可藉由矽化物型體完成電性連接。
下拉裝置PD-1和PU-1之汲極係透過第一互連型體電性耦接，該第一互連型體界定了第一資料節點(node 1)。相似地，下拉裝置PD-2和PU-2之汲極係透過第二互連型體電性耦接，該第二互連型體界定了第二資料節點(node 2)。該第一互連型體和該第二互連型體係以相同的製程製作於相同的互連層(標示為第一互連層)。該第一與第二互連型體可為矽化物型體。
各種接腳248(呈矩形，並標上“X”)形成於於閘極、汲極節點和各種著陸墊片(landing pad)之上。從上方來看，各種接腳可設計成方形或矩形。舉例來說，接腳可設計成沿第二方向218延伸的矩形物，可同時與該第一閘型體236和該上拉裝置PU-2之汲極接觸。相似地，接腳亦可設計成沿第二方向218延伸的矩形物，可同時該第二閘型體238和該該上拉裝置PU-1之汲極接觸。
第10圖和第11圖描述位於SRAM晶格200之上並與之相連的各種互連型體。在一實施例中，該SRAM晶格200 的各種互連型體包括沿該第二方向218延伸、且位於如第10圖所示之相同金屬層的各種金屬線。在一實例中，如第10圖所示，一金屬線係連接至上拉裝置之源極的一電源線Vdd；一金屬線係連接至上拉裝置PU-2之汲極的一位元線；而另一金屬線係連接至上拉裝置PU-1之汲極的一位元線。金屬線係連接至第一電壓Vss的電源線(或互補電源線)，而另一金屬線係連接至第二電壓Vss的電源線。金屬層中的金屬線透過對應的接腳248耦接至對應的著陸型體。
在第11圖的另一實施例中，該SRAM晶格200包括一電壓控制電路，其連接至該上拉裝置。值得注意的是，該電壓控制電路係由周邊電源線供應電壓，並透過金屬線連接至該上拉裝置，如第11圖所示。
第12圖及第13圖係依據本發明的各種實施例中SRAM晶格300之上視圖。下文將參照第12圖及第13圖一併說明本發明之SRAM晶格300及其製作方法。在一實施例中，該SRAM晶格300為第1圖之第二SRAM晶格16，或第3圖之SRAM晶格16。該SRAM晶格300係製作於半導體基底之上，具有各種FinFET。
該SRAM晶格300係製作於該半導體基底的單位晶格區312之中。該單位晶格區312係由該單位晶格邊界314所界定。在一實施例中，該單位晶格區312呈一矩形，其在第一方向具有第一尺寸316，並在垂直於第一方向的第二方向上具有第二尺寸318。該第一尺寸316長於該第二尺寸318，因此該第一尺寸與第二尺寸(316和318)分別稱 為較長間距和較短間距。此外，兩個垂直的方向分別標示為第一方向316和第二方向318。該SRAM晶格300包括配置於晶格中央部位的N型井(區)。該SRAM晶格300更包括配置於N型井320兩邊的P井(區)322。在一實施例中，該N型井320和P型井322延伸至超出該單位晶格邊界的多個晶格。
各種鰭片主動區係由隔離型體界定於基底之中，並藉由隔離型體與其他裝置隔離。該隔離型體係透過適當的技術製作於該基底上，例如透過STI技術。在一實施例中，該SRAM晶格300包括第一主動區326和位於該P型井322上的第二主動區330。值得注意的是，nFinFET的第一主動區326包括兩個或兩個以上鰭狀主動型體。相似地，nFinFET的第二主動區330包括兩個或兩個以上鰭狀主動型體。該SRAM晶格300更包括一第三主動區332和該N型井220中的第四主動區334。該第三主動區332和該第四主動區334分別包括唯一一個鰭狀主動型體。該第一至第四主動區係以第二尺寸配置，並可擴展成多個晶格。在一實施例中，第一與第二主動區在第二方向318晶格具有四個或四個以上的晶格。在此實施例中，該P型井322的各個主動區包括一下拉裝置和一傳輸閘裝置。
在一實施例中，該第一主動區326包括串接的該第一下拉裝置(PD-1)和該第一傳輸閘裝置(PG-1)。該傳輸閘PG-1之源極電性連接至該下拉裝置PD-1之汲極。特別的是，下拉裝置PD-1係配置於該第一主動區326的第一部位，而傳輸閘PG-1則係配置於該第一主動區326的第二部 位。相似地，該第二主動區330包括串接的該第二下拉裝置(PD-2)和該第二傳輸閘裝置(PG-2)。該傳輸閘PG-2之源極電性連接至該下拉裝置PD-2之汲極。特別的是，傳輸閘PG-2係配置於該第二主動區330之第一部位，而下拉裝置PD-2係配置於該第二主動區330的第二部位。該第三主動區332包括該第一上拉裝置(PU-1)，而該第四主動區334包括該第二上拉裝置(PU-2)。
在此實施例中，該傳輸閘裝置和該下拉裝置分別包括兩個或兩個以上nFinFET，而各該上拉裝置僅包括唯一一個pFinFET。
各種閘型體可用以製作SRAM晶格300之中的各個nFinFET和pFinFET。在一實施例中，該SRAM晶格300包括一第一閘型體336，其配置於該晶格區312之中，並在該第一主動區326和該第三主動區332上沿該第一方向延伸，構成下拉裝置PD-1和PU-1之閘極。該SRAM晶格300包括一第二閘型體338，其配置於該晶格區312之中，並在該第二主動區330和該第四主動區334上沿第一方向延伸，構成下拉裝置PD-2和PU-2之閘極。該SRAM晶格300包括作為傳輸閘裝置的其他閘型體。在一實施例中，該SRAM晶格300包括一閘型體340，其配置於該第一主動區326之中，構成傳輸閘PG-1之閘極。該晶格300亦包括一閘型體344，其配置於該第二主動區330之中，構成傳輸閘PG-2之閘極。
本發明一實施例之組態係如第12圖所示，該P型井322中的該第一與該第二主動區，以及相關的下拉裝置和 傳輸閘裝置皆對稱地配置於該N型井320之兩側。該下拉裝置和傳輸閘裝置可用以協調臨限電壓，目的在解決各種問題，例如先前技術中所討論的電流擁塞問題。該下拉裝置(PD-1和PD-2)係設計成具有一第二臨限電壓Vt2，而該傳輸閘裝置(PG-1和PG-2)係設計成具有該第二臨限電壓Vt2。在此實施例中，藉由分別對該下拉裝置和傳輸閘裝置施以不同的臨限電壓，可使該SRAM晶格200之臨限電壓Vt1以及該SRAM晶格300之臨限電壓Vt2彼此協調。
請進一步參照第13圖，第13圖為SRAM晶格300之上視圖，其中該SRAM晶格300包括互連線路。各種互連結構可將nFinFET和pFinFET耦接成具有功能的SRAM晶格。在一實施例中，該下拉裝置PD-1之汲極藉由共同一共摻雜區電性連接至該傳輸閘PG-1之源極，該共摻雜區位於該第一主動區326之中，並且介於下拉裝置PD-1和傳輸閘PG-1之間。
在另一實施例中，該下拉裝置PD-1之汲極透過該第一主動區326中製作於共摻雜區上的一矽化物型體(圖未示)電性連接至該傳輸閘PG-1之源極。該矽化物型體可由習知技術製作(舉例而言，其可為自對準矽化物)，並且可與其他接觸矽化物在相同的製程中一併製作。在另一實施例中，接觸點係設計成用來接觸該下拉裝置PD-1之汲極和該傳輸閘PG-1之源極。在又一實施例中，該下拉裝置PD-1之汲極和該傳輸閘PG-1之源極彼此共用。相似地，該下拉裝置PD-2之汲極和該傳輸閘PG-2之源極之間電性耦接的方式，與該下拉裝置PD-1之汲極和該傳輸閘PG-1之源極 之間的電性耦接方式相同，舉例而言，皆可透過矽化物型體耦接。
下拉裝置PD-1和PU-1之汲極係透過第一互連型體電性連接，而該第一互連型體界定了第一資料節點(node 1)。相似地，下拉裝置PD-2和PU-之汲極2係透過第二互連型體電性連接，而該第二互連型體界定了第二資料節點(node 2)。該第一互連型體和該第二互連型體皆係在相同的製程中製作於相同的互連層(標示為第一互連層)。該第一與該第二互連型體可為矽化物型體。
各種接腳348(呈矩形，並標上“X”)形成於於閘極、汲極節點和各種著陸墊片(landing pad)之上。從上方來看，各種接腳可設計成方形或矩形。舉例來說，接腳可設計成沿第二方向318延伸的矩形物，可同時與該第一閘型體336和該上拉裝置PU-2之汲極接觸。相似地，接腳亦可設計成沿第二方向318延伸的矩形物，可同時該第二閘型體338和該該上拉裝置PU-1之汲極接觸。
第14圖和第15圖為位於SRAM晶格300之上具與SRAM晶格300相連的各種互連型體。與該SRAM晶格200相反，該SRAM晶格300並未與電壓控制電路連接。
如第14圖之實施例所示，與該SRAM晶格300相關的各種互連型體，其沿該第二方向318延伸、且位於如第10圖所示之相同金屬層的各種金屬線。在一實例中，如第10圖所示，一金屬線係連接至上拉裝置之源極的一電源線Vdd；一金屬線係連接至上拉裝置PU-2之汲極的一位元線；而另一金屬線係連接至上拉裝置PU-1之汲極的一位元 線。金屬層中的金屬線透過對應的接腳348耦接至對應的著陸型體。
該SRAM晶格300更包括各種互連型體，例如各種沿該第一方向316延伸的、並形成於第14圖所示相同金屬層中的金屬線。金屬線係連接至第一電壓Vss的電源線(或互補電源線)，而另一金屬線係連接至第二電壓Vss的電源線。金屬層中的金屬線透過對應的接腳248耦接至對應的著陸型體。
在第15圖的另一實施例中，該SRAM晶格300包括各種互連型體，例如沿該第二方向318延伸，且形成於相同金屬層的各種金屬線。一金屬線係連接至上拉裝置之源極的一電源線Vdd；一金屬線係連接至上拉裝置PU-2之汲極的一位元線；而另一金屬線係連接至上拉裝置PU-1之汲極的一位元線。金屬線係連接至第一電壓Vss的電源線(或互補電源線)，而另一金屬線係連接至第二電壓Vss的電源線。金屬層中的金屬線透過對應的接腳348耦接至對應的著陸型體。
第16圖依據另一實施例的SRAM晶格200和該SRAM晶格300中的互連結構370。該互連結構370包括該SRAM晶格200中的互連型體372，以及該SRAM晶格300中的互連型體374。該互連結構370係以第一方向376以及垂直於該第一方向376的第二方向378配置。
該互連型體372耦接至該SRAM晶格200，並且包括各種金屬線，其沿該第二方向378延伸，並形成於相同的金屬層。在一實例中，一金屬線係連接至上拉裝置之源極 的一電源線Vdd；一金屬線係連接至上拉裝置PU-2之汲極的一位元線；而另一金屬線係連接至上拉裝置PU-1之汲極的一位元線。金屬線係連接至第一電壓Vss的電源線(或互補電源線)，而另一金屬線係連接至第二電壓Vss的電源線。金屬層中的金屬線透過對應的接腳248耦接至對應的著陸型體。
此外，該SRAM晶格200包括一電壓控制電路，其連接至該上拉裝置。特別的是，該電壓控制電路係連接至一高電壓電源線以及一低電壓電源線，如前文所述。該電壓控制電路可分別在讀出操作期間和寫入操作期間切換於高電壓和低電壓之間。如第16圖所示，該電壓控制電路更進一步透過一金屬線連接至該上拉裝置。
該SRAM晶格300的該互連型體374包括各種金屬線包括各種金屬線，其沿該第二方向378延伸，並形成於相同的金屬層。一金屬線係連接至上拉裝置之源極的一電源線Vdd；一金屬線係連接至上拉裝置PU-2之汲極的一位元線；而另一金屬線係連接至上拉裝置PU-1之汲極的一位元線。金屬線係連接至第一電壓Vss的電源線(或互補電源線)，而另一金屬線係連接至第二電壓Vss的電源線。金屬層中的金屬線透過對應的接腳348耦接至對應的著陸型體。前述的該SRAM晶格200和該SRAM晶格300分別包括該第一上拉裝置和該第二上拉裝置。其中，所謂的“第一”和“第二”僅為了區分彼此之用。該第一下拉裝置和該第二下拉裝置皆以相似的方式運作。該第一傳輸閘裝置和該第二傳輸閘裝置亦以相似的方式運作。
第17圖為依據本發明另一實施例之該半導體結構380示意圖。該半導體結構380係第1圖積體電路10的一部位。該半導體結構380包括兩個鰭狀電晶體。該二鰭狀電晶體可為該第一SRAM晶格14、該第二SRAM晶格16，或兩者的一部分。
該半導體結構380包括一半導體基底382。該半導體基底382包括矽。或者，該基底包括鍺、矽鍺或其他適當的半導體材料。該半導體基底382包括形成於該半導體基底382上、用以隔絕的介電層398。在一實例中，該介電層398包括氧化矽。該半導體結構380包括該介電層398上的另一半導體層399，例如矽，標示為SOI。該SOI結構可透過適當技術製作，例如透過有氧離子植入法(separation by implanted oxygen，SIMOX)或晶圓鍵合技術(wafer bonding)將介電層配置於半導體材料之中。
該半導體層399可被圖案化而形成鰭片主動區386和388。該鰭片主動區(386和388)和該STI型體可透過製程序列製作，包括：在該半導體層上形成圖案化光罩層(patterned mask layer)，以及透過操作該圖案化光罩層蝕刻該半導體層399。該圖案光罩層包括圖案化層或圖案變的硬遮罩層(例如圖案化的氮化矽層)。
之後，該鰭片主動區上可製作各種閘極。閘型體包括一閘極介電層390(例如氧化矽)和位於該閘極介電層390上的一閱極392(例如摻雜質的多晶矽)。在一實施例中，該閘極介電層包括高k值介電常數材料層。該閘極包括金屬，例如鋁、銅、鎢或其他適當導體材料。在此實施例中，為 了方便說明，該半導體結構380包括具有一個或一個以上的FinFET的第一區394；以及具有一個或一個以上的FinFET的第二區396。在一實例中，該主動區386係位於一個或一個以上的pFinFET的N型井之中的一主動區，而該主動區388係位於一個或一個以上nFinFET的p型井之中的一主動區。
在一實施例中，製作具有該傳輸閘和下拉裝置的SRAM晶格之流程包括下列步驟：製作鰭片主動區、井型體、通道摻雜物型體、額外通道摻雜質程序(僅用以製作傳輸閘裝置)、閘型體、輕摻雜汲極(LDD)型體、口袋佈植(pocket junction)型體、閘隔離層型體、源極/汲極(S/D)摻雜物型體、矽化物型體、以及互連型體。在該額外通道摻雜質程序中，額外通道摻雜物被加入傳輸閘裝置之通道中，藉以增加SRAM晶格的貝塔比(beta ratio)。
在另一實施例中，製作SRAM晶格的流程包括下列步驟：製作鰭片主動區、井型體、通道摻雜物型體、閘型體、輕摻雜汲極(LDD)型體、口袋佈植型體、額外的口袋摻雜程序(僅用以製作傳輸閘裝置)、閘隔離層型體、源極/汲極(S/D)摻雜物型體、矽化物型體、以及互連型體。在上述的額口袋摻雜程序中，額外的口袋摻雜物被加入傳輸閘裝置之通道邊緣，藉以增加SRAM晶格的貝塔比。本發明SRAM晶格與對應方法將依據本發明的各種實施例介紹如下。
在各種實施例中，本發明所揭露的SRAM裝置可用以解決先前技術所提到的問題。在一實例中，藉由對不同的SRAM晶格施以不同的臨限電壓協調程序，可在相同的基 底上製作串高封裝密度的SRAM晶格以及高操作電流的SRAM晶格。在另一例中，藉由將電壓控制電路耦接至封裝密度的SRAM晶的上拉裝置上，可同時維持良好的讀取穩定度以及寫入容限，強化了SRAM效能。在另一例中，本發明之SRAM結構及製作方法可簡化晶圓的製造程序，並且降低製造成本。
因此，本發明提供一建構於半導體基底的積體電路之實施例。該積體電路，包括一第一靜態隨機存取記憶體(SRAM)晶格，具有一第一晶格尺寸；以及一第二SRAM晶格，具有大於該第一晶格尺寸的一第二晶格尺寸。其中：該第一SRAM晶格包括複數個第一n型場效電晶體(nFET)，各個nFET具有一第一閘極堆疊，以及該第二SRAM晶格包括複數個第二nFET，各個nFET具有不同於該第一閘極堆疊的一第二閘極堆疊。
在一實施例中，該第二閘極堆疊在閘極材料、閘極介電材料和閘極介電質厚度上至少有一者與該第一閘極堆疊不同。
在另一實施例中，該第一SRAM晶格包括第一數量N1個該第一nFET；該第二SRAM晶格包括第二數量N2個該第二nFET；其中該第二數量N2大於該第一數量N1。
在又一實施例中，該第一SRAM晶格包括：第一雙上拉裝置；第一雙下拉裝置，與該第一雙上拉裝置構成複數個第一雙交錯耦合反相器以儲存資料；以及第一雙傳輸閘裝置，與該第一雙交錯耦合反相器構成複數個第一埠以存取資料；該第二SRAM晶格包括：第二雙上拉裝置；第二 雙下拉裝置，與該第二雙上拉裝置構成複數個第二雙交錯耦合反相器以存取資料；以及第二雙傳輸閘裝置，與該第二雙交錯耦合反相器構成複數個第二埠以存取資料；以及其中該第一與該第二SRAM晶格各包括複數個鰭狀場效電晶體(FinFET)。
更進一步說，該第一雙上拉裝置與該第二雙上拉裝置分別包括一單一p型鰭狀場效電晶體(pFinFET)；該第一雙下拉裝置與該第一雙傳輸閘裝置分別包括一單一n型FinFET(nFinFET)；以及該第二雙下拉裝置與該第二雙傳輸閘裝置包括複數個n型FinFET(nFinFET)。在又一實施例中，積體電路更包括連接至該第一雙上拉裝置的一寫入輔助電路。
在另一實施例中，該第一SRAM晶格具有一第一阿爾法比(alpha ratio)，其值介於0.8與1.3之間；而該第二SRAM晶格具有一第二阿爾法比，其值介於0.2與0.6之間。在又一實施例中，各該第一nFET包括一第一p型井(p型井)以及一第一通道區；各該第二nFET包括一第二p型井以及一第二通道區；而該第一p型井與該第一通道區分別與該第二p型井與該第二通道區至少有一者不同。
本發明亦提供一種積體電路的實施例。該積體電路包括一第一靜態隨機存取記憶體(SRAM)晶格，位於一基底上，具有一第一晶格尺寸，其中該第一SRAM晶格包括：複數個第一上拉裝置和複數個第二上拉裝置，各具一第一p型場效電晶體(pFET)；複數個第一下拉裝置和複數個第二下拉裝置，與該第一及該第二上拉裝置構成複數個第一 雙交錯耦合反相器以儲存資料；以及複數個第一傳輸閘裝置和複數個第二傳輸閘裝置，與該第一雙交錯耦合反相器以存取資料。其中該第一與第二下拉裝置以及該第一與第二傳輸閘裝置分別包括一第一n型場效電晶體(nFET)；以及一第二SRAM晶格，位於該基底上，具有大於該第一晶格尺寸的一第二晶格尺寸。該第二SRAM晶格包括：複數個第三上拉裝置和複數個第四上拉裝置，各具一第二pFET；複數個第三下拉裝和複數個第四下拉裝置，與該第三與該第四上拉裝置構成複數個第二雙交錯耦合反相器以儲存資料；以及複數個第三傳輸閘裝置和第四傳輸閘裝置，與第二雙交錯耦合反相器配合以存取資料，其中該第三和第四下拉裝置與該第三和該第四傳輸閘裝置分別包括至少兩第二nFET，其中該第二nFET不同於該第一nFET。
在一實施例的積體電路中，該第一nFET具有一第一臨限電壓，而該第二nFET具有不同於該第一臨限電壓的一第二臨限電壓。
在另一實施例中，各該第一nFET包括一第一閘極堆疊，而各該第二nFET包括一第二閘極堆疊，其中該第二閘極堆疊在閘極材料、閘極介電材料和閘極介電質厚度上至少有一者與該第一閘極堆疊不同。
在又一實施例中，該第二nFET在通道摻雜濃度、p型井尺寸、以及p型井摻雜濃度上至少有一者與該第一nFET不同。
在又一實施例中，各該第一nFET包括一第一n型輕摻雜汲極(n-typelight doped drain，NLDD)型體，以及與該 第一NLDD型體相鄰的一第一口袋摻雜(pocket doping)型體；各該第二nFET包括一第二NLDD型體，以及與該第二NLDD型體相鄰的一第二口袋摻雜型體；以及該第一NLDD型體及該第一口袋摻雜型體分別與該第二NLDD型體及該第二口袋摻雜型體至少有一者不同。
在又一實施例中，各該第一pFET包括一第一閘極堆疊；而各該第二pFET包括一第二閘極堆疊，其中該第二閘極堆疊在閘極材料、閘極介電材料和閘極介電質厚度上至少有一者與該第一閘極堆疊不同。
在另一實施例中，其中該第二晶格尺寸大於該第一晶格尺寸至少10%。在又一實施例中，積體電路更包括一寫入輔助電路連接至該第一與第二上拉裝置。在又一實施例中，該第一SRAM晶格具有一第一阿爾法比，其值介於0.8和1.3之間；和該第二SRAM晶格具有一第二阿爾法比，其值介於0.2和0.6之間。
本發明亦提供一種方法實施例。本方法包括在一基底上建構具有一第一晶格尺寸的一第一靜態隨機存取記憶體(SRAM)晶格，更包括透過一第一nFinFET成型製程製作第一n型鰭片場效電晶體(nFinFET)；以及在該基底上建構具有一第二晶格尺寸的第二SRAM晶格，更包括透過與該第一nFinFET成型製程不同的一第二nFinFET成型製程製作第二nFinFET，其中該第二晶格尺寸大於該第一晶格尺寸。
在一實施例中，該第一nFinFET成型製程包括以一第一p型井摻雜劑量以及一第一p型井尺寸製作一第一p型井；以一第一通道摻雜劑量在該第一p型井中製作一第一 通道區；以一第一n型輕摻雜汲極(n-type light doped drain，NLDD)摻雜劑量在該第一p型井及該第一通道區介入處製作一第一NLDD型體；以一第一口袋摻雜劑量製作一第一口袋摻雜型體而使其鄰近該第一NLDD型體；以一第一閘極介電材料及一第一閘極介電質厚度在該第一通道區上製作一第一閘極介電層；以一第一閘極材料在該第一閘極介電層上製作一第一閘極。該第二nFinFET成型製程包括：以一第二p型井摻雜劑量以及一第二p型井尺寸製作一第二p型井；以一第二通道摻雜劑量製作一第二通道區在該第二p型井；以一第二NLDD摻雜劑量在該第二p型井及該第二通道區介入處製作一第二n型輕摻雜汲極(NLDD)型體；以一第二口袋摻雜劑量製作一第二口袋摻雜型體而使其鄰近該第二NLDD型體，以一第二閘極介電材料以及一第二閘極介電質厚度在該第二通道區上製作一第二閘極介電層；以及以一第二閘極材料在該第二閘極介電層上製作一第二閘極。其中，該第一p型井摻雜劑量、該第一p型井尺寸、該第一通道摻雜劑量、該第一NLDD摻雜劑量、該第一口袋摻雜劑量、該第一閘極介電材料、該第一閘極介電質厚度，以及該第一閘極材料分別與該第二p型井摻雜劑量、該第二p型井尺寸、該第二通道摻雜劑量、該第二NLDD摻雜劑量、該第二口袋摻雜劑量、該第二閘極介電材料、該第二閘極介電質厚度，以及該第二閘極材料至少有一者不同。
在另一實施例中，本發法更包括建構一寫入輔助電路，其中：製作該第一SRAM晶格包括製作複數個第一p 型鰭片場效電晶體(pFinFET)；製作該第二SRAM晶格包括製作複數個第二pFinFET；而製作該寫入輔助電路包括使該寫入輔助電路連接至該第一pFinFET。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧積體電路
12‧‧‧基底
14‧‧‧第一SRAM晶格
16‧‧‧第二SRAM晶格
18‧‧‧寫入輔助電路
Vcc‧‧‧電源線
Vss‧‧‧互補電源線
BL‧‧‧位元線
WL‧‧‧字元線
PG-1‧‧‧傳輸閘
PG-2‧‧‧傳輸閘
PU-1‧‧‧上拉裝置
PU-2‧‧‧上拉裝置
PD-1‧‧‧下拉裝置
PD-2‧‧‧下拉裝置
Node-1‧‧‧節點1
Node-2‧‧‧節點2
82‧‧‧第一nFinFET
86‧‧‧第二nFinFET
88‧‧‧型體
89‧‧‧第一通道
90‧‧‧第一閘極堆疊
92‧‧‧第一閘極介電質型體
94‧‧‧第一閘極
96‧‧‧第一閘隔離層
100‧‧‧NLDD型體
102‧‧‧S/D型體
104‧‧‧口袋佈植型體
106‧‧‧ILD層
108‧‧‧第二p型井
110‧‧‧STI型體
112‧‧‧第二通道
114‧‧‧第二閘極堆疊
116‧‧‧第二閘極介電質型體
118‧‧‧第二閘極
120‧‧‧第二閘隔離層
122‧‧‧NLDD型體
124‧‧‧S/D型體
126‧‧‧第二口袋佈植型體
132‧‧‧第一SRAM晶格
134‧‧‧第二SRAM晶格
136‧‧‧pFinFET
138‧‧‧nFinFET
142‧‧‧pFinFET
144‧‧‧nFinFET
150‧‧‧SRAM晶格
152‧‧‧寫入埠
154‧‧‧讀出埠
156‧‧‧pFinFET
158‧‧‧nFinFET
160‧‧‧nFinFET
200‧‧‧SRAM晶格
212‧‧‧單位晶格區
214‧‧‧單位晶格邊界
216‧‧‧第一尺寸
218‧‧‧第二尺寸
220‧‧‧SRAM晶格
226‧‧‧第一主動區
230‧‧‧第二主動區
232‧‧‧第三主動區
234‧‧‧第四主動區
236‧‧‧第一閘型體
238‧‧‧第二閘型體
240‧‧‧閘型體
244‧‧‧閘型體
248‧‧‧接腳
300‧‧‧SRAM晶格
312‧‧‧單位晶格區
314‧‧‧單位晶格邊界
316‧‧‧第一尺寸
318‧‧‧第二尺寸
320‧‧‧N型井
322‧‧‧P型井
326‧‧‧第一主動區
330‧‧‧第二主動區
332‧‧‧第三主動區
334‧‧‧第四主動區
336‧‧‧第一閘型體
338‧‧‧第二閘型體
340‧‧‧閘型體
344‧‧‧閘型體
348‧‧‧接腳
CVdd‧‧‧電壓
CVss‧‧‧電壓
R_PD‧‧‧下拉裝置
R_PG‧‧‧傳輸閘
RWL‧‧‧字元線
R-BL‧‧‧位元線
第1圖係位於基底12上的積體電路10方塊圖。
第2圖係依據本發明之一實施例中該第一SRAM晶格14之示意圖。
第3圖係依據本發明一實施例之該第二SRAM晶格16示意圖。
第4圖為以不同晶格尺寸製作具有兩個SRAM晶格的積體電路之方法40流程圖。
第5圖為方法40所製作的積體電路80之部分視圖。
第6圖依據本發明一實施例之SRAM結構示意圖130。
第7圖為依據本發明一實施例之SRAM晶格150示意圖。
第8圖與第9圖為依據本發明的各種實施例之SRAM晶格200的上視圖。
第10圖和第11圖描述位於SRAM晶格200之上並與之相連的各種互連型體。
第12圖及第13圖係依據本發明的各種實施例中 SRAM晶格300之上視圖。
第14圖和第15圖為位於SRAM晶格300之上具與SRAM晶格300相連的各種互連型體。
第16圖依據另一實施例的SRAM晶格200和該SRAM晶格300中的互連結構370。
第17圖為依據本發明另一實施例之該半導體結構380示意圖。
40‧‧‧方法
42‧‧‧第一裝置成型製程
44‧‧‧第二裝置成型製程
52~68‧‧‧步驟

Claims (8)

  1. 一種建構於半導體基底的積體電路，包括：一第一靜態隨機存取記憶體(SRAM)晶格，具有一第一晶格尺寸；以及一第二SRAM晶格，具有大於該第一晶格尺寸的一第二晶格尺寸，其中：該第一SRAM晶格包括複數個第一n型場效電晶體(nFET)，各個nFET具有一第一閘極堆疊；以及該第二SRAM晶格包括複數個第二nFET，各個nFET具有不同於該第一閘極堆疊的一第二閘極堆疊，其中該第二閘極堆疊在閘極材料、閘極介電材料和閘極介電質厚度上至少有一者與該第一閘極堆疊不同。
  2. 如申請專利範圍第1項所述之建構於半導體基底的積體電路，其中：該第一SRAM晶格包括：第一雙上拉裝置；第一雙下拉裝置，與該第一雙上拉裝置構成複數個第一雙交錯耦合反相器以儲存資料；以及第一雙傳輸閘裝置，與該第一雙交錯耦合反相器構成複數個第一埠以存取資料；該第二SRAM晶格包括：第二雙上拉裝置；第二雙下拉裝置，與該第二雙上拉裝置構成複數個第二雙交錯耦合反相器以存取資料；以及第二雙傳輸閘裝置，與該第二雙交錯耦合反相器構成 複數個第二埠以存取資料；其中該第一與該第二SRAM晶格各包括複數個鰭狀場效電晶體(FinFET)。
  3. 如申請專利範圍第2項所述之建構於半導體基底的積體電路，其中：該第一雙上拉裝置與該第二雙上拉裝置分別包括一單一p型鰭狀場效電晶體(pFinFET)；該第一雙下拉裝置與該第一雙傳輸閘裝置分別包括一單一n型FinFET(nFinFET)；以及該第二雙下拉裝置與該第二雙傳輸閘裝置包括複數個n型FinFET(nFinFET)。
  4. 如申請專利範圍第2項所述之建構於半導體基底的積體電路，更包括連接至該第一雙上拉裝置的一寫入輔助電路。
  5. 一種積體電路，包括：一第一靜態隨機存取記憶體(SRAM)晶格，位於一基底上，具有一第一晶格尺寸，其中該第一SRAM晶格包括：複數個第一上拉裝置和複數個第二上拉裝置，各具一第一p型場效電晶體(pFET)；複數個第一下拉裝置和複數個第二下拉裝置，與該第一及該第二上拉裝置構成複數個第一雙交錯耦合反相器以儲存資料；複數個第一傳輸閘裝置和複數個第二傳輸閘裝置，與該第一雙交錯耦合反相器以存取資料，其中該第一與 第二下拉裝置以及該第一與第二傳輸閘裝置分別包括一第一n型場效電晶體(nFET)；一第二SRAM晶格，位於該基底上，具有大於該第一晶格尺寸的一第二晶格尺寸，其中該第二SRAM晶格包括：複數個第三上拉裝置和複數個第四上拉裝置，各具一第二pFET；複數個第三下拉裝和複數個第四下拉裝置，與該第三與該第四上拉裝置構成複數個第二雙交錯耦合反相器以儲存資料；以及複數個第三傳輸閘裝置和第四傳輸閘裝置，與第二雙交錯耦合反相器配合以存取資料，其中該第三和第四下拉裝置與該第三和該第四傳輸閘裝置分別包括至少兩第二nFET，其中該第二nFET不同於該第一nFET。
  6. 如申請專利範圍第5項所述之積體電路，其中各該第一nFET包括一第一閘極堆疊，而各該第二nFET包括一第二閘極堆疊，其中該第二閘極堆疊在閘極材料、閘極介電材料和閘極介電質厚度上至少有一者與該第一閘極堆疊不同。
  7. 如申請專利範圍第5項所述之積體電路，其中：各該第一nFET包括一第一n型輕摻雜汲極(n-typelight摻雜質的drain，NLDD)型體，以及與該第一NLDD型體相鄰的一第一口袋摻雜(pocket doping)型體；各該第二nFET包括一第二NLDD型體，以及與該第二NLDD型體相鄰的一第二口袋摻雜型體；以及 該第一NLDD型體及該第一口袋摻雜型體分別與該第二NLDD型體及該第二口袋摻雜型體至少有一者不同。
  8. 如申請專利範圍第5項所述之積體電路，其中：各該第一pFET包括一第一閘極堆疊；而各該第二pFET包括一第二閘極堆疊，其中該第二閘極堆疊在閘極材料、閘極介電材料和閘極介電質厚度上至少有一者與該第一閘極堆疊不同。
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