CN111524889A - 静态随机存取存储器 - Google Patents

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Abstract

本发明提供一种静态随机存取存储器，包含多个静态随机存取存储器单元设于一基底上，其中各该静态随机存取存储器单元包含：至少一栅极结构设于该基底上，多个鳍状结构位于该基底上，其中各该鳍状结构的排列方向垂直于该栅极结构的排列方向，一第一层间介电层环绕该栅极结构，一第一接触插塞以及一第二接触插塞设于该第一层间介电层中，其中该第一接触插塞为长条形，且同时接触两个该鳍状结构，该第一接触插塞接触该第二接触插塞，以及一第二层间介电层设于该第一层间介电层上。

Description

静态随机存取存储器
本申请是中国发明专利申请(申请号：201510311537.4，申请日：2015年06月09日，发明名称：静态随机存取存储器)的分案申请。
技术领域
本发明涉及一种静态随机存取存储器(static random access memory,SRAM)，尤其是涉及一种具有两层层间介电层与设于两层层间介电层中接触插塞的SRAM。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory,embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(Dynamic Random Access Memory,DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑系统中当作快取存储器(cachememory)等的应用。
然而随着制作工艺线宽与曝光间距的缩减，现今SRAM元件的制作难以利用现有的架构曝出所要的图案。因此如何改良现有SRAM元件的架构来提升曝光的品质即为现今一重要课题。
发明内容
为解决上述问题，本发明提供一种静态随机存取存储器，包含多个静态随机存取存储器单元设于一基底上，其中各该静态随机存取存储器单元包含：至少一栅极结构设于该基底上，多个鳍状结构位于该基底上，其中各该鳍状结构的排列方向垂直于该栅极结构的排列方向，一第一层间介电层环绕该栅极结构，一第一接触插塞以及一第二接触插塞设于该第一层间介电层中，其中该第一接触插塞为长条形，且同时接触两个该鳍状结构，该第一接触插塞接触该第二接触插塞，以及一第二层间介电层设于该第一层间介电层上。
本发明提出一种六晶体管静态随机存取存储器，其特征在于，包含有上下两层的层间介电层，一第一接触插塞以及一第二接触插塞仅位于下层的层间介电层内。上述第一接触插塞同时电连接六晶体管静态随机存取存储器的第一上拉晶体管的漏极，第一下拉晶体管的漏极，以及第一存取晶体管的漏极，或着是同时电连接第二上拉晶体管的漏极，第二下拉晶体管的漏极，以及第二存取晶体管的漏极。如此配置使得第一接触插塞正上方不需要设置额外的接触插塞，可以降低上层的层间介电层中的元件密度，进一步提高制作工艺良率。
附图说明
图1为本发明优选实施例的一静态随机存取存储器的布局图；
图2为本发明静态随机存取存储器中一组六晶体管静态随机存取存储器(six-transistor SRAM,6T-SRAM)存储单元的电路图；
图3为沿着图1中的切线A-A’的剖面示意图；
图4为沿着图1中的切线B-B’的剖面示意图；
图5为本发明第二优选实施例的一静态随机存取存储器的布局图；
图6为沿着图5中的切线C-C’的剖面示意图；
图7为本发明第三优选实施例的一静态随机存取存储器的剖视图。
主要元件符号说明
PL1 第一上拉晶体管
PL2 第二上拉晶体管
PD1 第一下拉晶体管
PD2 第二下拉晶体管
PG1 第一存取晶体管
PG2 第二存取晶体管
WL 字符线
BL 位线
Vcc 电压源
Vss 电压源
10 六晶体管静态随机存取存储器
24 存储节点
26 存储节点
28 串接电路
30 串接电路
52 基底
54 鳍状结构
55 浅沟隔离
56 栅极结构
58 栅极结构
60 第一层间介电层
62 第一接触插塞
62’ 第一接触插塞
63 底层插塞
64 第二层间介电层
66 第二接触插塞
66’ 第二接触插塞
68 停止层
70 U型功函数金属层
72 低阻抗金属层
74 硬掩模
76 间隙壁
78 漏极区域
79 源极区域
82 接触蚀刻停止层
84、84A～84D 接触插塞
90 第三层间介电层
162 第一接触插塞
166 第二接触插塞
170 阻障层
172 低阻抗金属层
A-A’ 剖面线
B-B’ 剖面线
C-C’ 剖面线
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域之人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参照图1与图2，图1为本发明优选实施例的一静态随机存取存储器的布局图，图2为本发明静态随机存取存储器中一组六晶体管静态随机存取存储器(six-transistorSRAM,6T-SRAM)存储单元的电路图。
如图1与图2所示，本发明的静态随机存取存储器优选包含至少一组静态随机存取存储器单元，其中每一静态随机存取存储器单元包含一六晶体管静态随机存取存储单元(six-transistor SRAM,6T-SRAM)10。
在本实施例中，各6T-SRAM存储单元10优选由一第一上拉晶体管(Pull-Uptransistor)PL1、一第二上拉晶体管PL2、一第一下拉晶体管(Pull-Down transistor)PD1、一第二下拉晶体管PD2、一第一存取晶体管(Access transistor)PG1和一第二存取晶体管PG2构成正反器(flip-flop)，其中第一上拉晶体管PL1和第二上拉晶体管PL2、第一下拉晶体管PD1和第二下拉晶体管PD2构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)24或26。另外，第一上拉晶体管PL1和第二上拉晶体管PL2是作为主动负载之用，其也可以一般的电阻来取代做为上拉元件，在此情况下即为四晶体管静态随机存取存储器(four-transistor SRAM,4T-SRAM)。另外在本实施例中，第一上拉晶体管PL1和第二上拉晶体管PL2各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2各自的一源极区域电连接至一电压源Vss。
一般而言，6T-SRAM存储单元10的第一上拉晶体管PL1、第二上拉晶体管PL2是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉晶体管PD1、第二下拉晶体管PD2和第一存取晶体管PG1、第二存取晶体管PG2则是由N型金属氧化物半导体(N-type metal oxide semiconductor,NMOS)晶体管所组成。其中，第一上拉晶体管PL1和第一下拉晶体管PD1一同构成一反向器(inverter)，且这两者所构成的串接电路28其两端点分别耦接于一电压源Vcc与一电压源Vss；同样地，第二上拉晶体管PL2与第二下拉晶体管PD2构成另一反向器，而这两者所构成的串接电路30其两端点也分别耦接于电压源Vcc与电压源Vss。
此外，在存储节点24处，分别电连接有第二下拉晶体管PD2和第二上拉晶体管PL2的栅极(gate)G、及第一下拉晶体管PD1、第一上拉晶体管PL1和第一存取晶体管PG1的漏极(Drain)D；同样地，在存储节点26上，也分别电连接有第一下拉晶体管PD1和第一上拉晶体管PL1的栅极G、及第二下拉晶体管PD2、第二上拉晶体管PL2和第二存取晶体管PG2的漏极D。至于第一存取晶体管PG1和第二存取晶体管PG2的栅极G则分别耦接至字符线(Word Line)WL，而第一存取晶体管PG1和第二存取晶体管PG2的源极(Source)S则分别耦接至相对应的位线(Bit Line)BL。
在本实施例中，6T-SRAM存储单元10设于一基底52上，例如一硅基底或硅覆绝缘(SOI)基板，基底52上设有多个鳍状结构54，且各鳍状结构54周围设有浅沟隔离55。多个栅极结构56、58位于基底52上，其中各鳍状结构54的排列方向垂直于栅极结构56、58的排列方向。
此外，如图1所示，基底52上还包含有多个第一接触插塞62以及多个第二接触插塞66。其中第一接触插塞优选为长条形，且同时接触两个鳍状结构54，第一接触插塞62的延伸方向(例如为Y轴)垂直于鳍状结构54的排列方向(例如为X轴)，而第二接触插塞66也优选为长条形，第二接触插塞66的延伸方向与各鳍状结构54的排列方向平行(例如都为X轴)。另外，基底52上还包含有多个接触插塞84，包含84A、84B、84C及84D，分别电连接电压源Vcc、电压源Vss、字符线WL以及位线BL。
图3绘示沿着图1中的切线AA’的剖面示意图。如图3所示，6T-SRAM存储单元10中包含栅极结构56和58设于基底52上、一第一层间介电层60环绕栅极结构56和58、一第一接触插塞62设于第一层间介电层60中、一第二层间介电层64设于第一层间介电层62上、一第二接触插塞66设于第二层间介电层64中并电连接第一接触插塞62以及一停止层68设于第一层间介电层60与第二层间介电层64之间。其中栅极结构56和58为金属栅极，包含高介电常数介电层(图未示)、U型功函数金属层70、低阻抗金属层72及选择性地还包含硬掩模74，且栅极结构56和58两侧包含间隙壁76、漏极区域78、源极区域79、选择性的外延层(图未示)、以及接触蚀刻停止层82等元件。此外，从图2上来看，还包含有至少一底层插塞63位于源极区域79上，上述底层插塞63位于第一层间介电层60中，并与接触插塞84A(84)电连接。其中接触结构84可能为单层或是多层接触结构。值得注意的是，上述栅极结构56由于与第二接触插塞66电连接，因此顶部没有硬掩模74覆盖，而栅极结构58则因为不需要与第二接触插塞66电连接，因此顶部可存在有硬掩模74。
图4绘示沿着图1中的切线BB’的剖面示意图。如图4所示，本发明的第一接触插塞62同时接触两个鳍状结构54。
请参考图1、图2以及图4，第一接触插塞62位于第一层间介电层60中，同时电连接第二上拉晶体管PL2的漏极，第二下拉晶体管PD2的漏极，以及第二存取晶体管PG2的漏极；另一个第一接触插塞62’同时电连接第一上拉晶体管PL1的漏极，第一下拉晶体管PD1的漏极，以及第一存取晶体管PG1的漏极。
另外，再搭配图1～图3来看，第二接触插塞66设置于第二层间介电层64中，电连接第二上拉晶体管PL2的漏极以及第一上拉晶体管PL1的栅极，另一个第二接触插塞66’电连接第一上拉晶体管PL1的漏极以及第二上拉晶体管PL2的栅极。因此，在本实施例中，第一接触插塞62、62’与底层插塞63位于第一层间介电层60中；第二接触插塞66、66’与接触插塞84A～84D位于第二层间介电层64中。位于不同层的插塞是经由不同的光刻步骤所形成，如此一来，可以分散光刻步骤过程中，各插塞的图案过于密集导致的缺失。
下文将针对本发明的静态随机存取存储器的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
图5绘示本发明第二实施例的静态随机存取存储器的布局图。图6则绘示图5中沿着剖面线CC’的剖视图。本实施例与第一优选实施例不同之处在于，第一接触插塞162与第二接触插塞166同样位于第一层间介电层60内，而且第一接触插塞162与第二接触插塞166两者直接接触。在制作过程中，由于图案密度较高，考虑制作工艺难度，可搭配双重曝光制作工艺，第一接触插塞162与第二接触插塞166是先分别进行不同次的曝光显影与蚀刻步骤后，形成各自的凹槽(图未示)，且两凹槽直接相互连接，接着同时填入阻障层170与一低阻抗金属层172，完成第一接触插塞162与第二接触插塞166。因此，第一接触插塞162与第二接触插塞166同时位于第一层间介电层60中，且为一体成型结构。如此一来，本实施例中，第一接触插塞162的正上方不存在有其他的接触插塞，将可进一步降低第二层间介电层64的元件密度。优选而言，与上述实施例相同，第一接触插塞162沿着一第一方向延伸(例如为Y轴)，第二接触插塞166沿着一第二方向延伸(例如为X轴)。除上述特征之外，本实施例的其他元件、材料特性与上述第一优选实施例相同，而在此不另外赘述。
图7绘示本发明第三实施例的剖视图。本实施例大致与第一优选实施例相同，也具有相同的上视图(请参考图1)。而与第一优选实施例不同之处在于，本实施例中还包含有一第三层间介电层90，且接触插塞84A～84D(一并参考图1)在第三层间介电层90完成之后才形成，因此接触插塞84A～84D同时位于第二层间介电层64与第三层间介电层90中，并且与底层插塞63电连接。换句话说，本实施例中，第二接触插塞66与接触插塞84A～84D是通过不同的光刻步骤所形成。如此一来，在第二接触插塞66形成之后，才接着形成接触插塞84A～84D于第三层间介电层90与第二层间介电层64中，可以进一步降低各插塞之间的密集程度。此外，本实施例的特征也可以与上述第二实施例互相组合，也属于本发明的涵盖范围内。
综上所述，本发明提出一种六晶体管静态随机存取存储器，其特征在于，包含有上下两层的层间介电层，以及一第一接触插塞仅位于下层的层间介电层内。上述第一接触插塞同时电连接六晶体管静态随机存取存储器的第一上拉晶体管的漏极，第一下拉晶体管的漏极，以及第一存取晶体管的漏极，或着是同时电连接第二上拉晶体管的漏极，第二下拉晶体管的漏极，以及第二存取晶体管的漏极。如此配置使得第一接触插塞正上方不需要设置额外的接触插塞，可以降低上层的层间介电层中的元件密度，进一步提高制作工艺良率。
以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。

Claims (18)

1.一种静态随机存取存储器，其特征在于，该静态随机存取存储器包含：
多个静态随机存取存储器单元设于基底上，其中各该静态随机存取存储器单元包含：
至少一栅极结构，设于该基底上；
多个鳍状结构，位于该基底上，其中各该鳍状结构的排列方向垂直于该栅极结构的排列方向；
第一层间介电层，环绕该栅极结构；
第一接触插塞以及第二接触插塞，设于该第一层间介电层中，其中该第一接触插塞为长条形，且同时接触两个该鳍状结构，该第一接触插塞接触该第二接触插塞；以及
第二层间介电层，设于该第一层间介电层上。
2.如权利要求1所述的静态随机存取存储器，其中各该静态随机存取存储器单元包含第一上拉晶体管、第二上拉晶体管、第一下拉晶体管、第二下拉晶体管、第一存取晶体管以及第二存取晶体管。
3.如权利要求2所述的静态随机存取存储器，其中该第一接触插塞电连接该第一上拉晶体管的漏极，该第一下拉晶体管的漏极，以及该第一存取晶体管的漏极。
4.如权利要求2所述的静态随机存取存储器，其中该第一接触插塞电连接该第二上拉晶体管的漏极，该第二下拉晶体管的漏极，以及该第二存取晶体管的漏极。
5.如权利要求2所述的静态随机存取存储器，其中还包含第二接触插塞，电连接该第二上拉晶体管的漏极以及该第一上拉晶体管的栅极，或电连接该第一上拉晶体管的漏极以及该第二上拉晶体管的栅极。
6.如权利要求1所述的静态随机存取存储器，其中该第二接触插塞与该第一接触插塞为一体成型结构。
7.如权利要求1所述的静态随机存取存储器，其中该第二接触插塞的延伸方向与各该鳍状结构的排列方向平行。
8.如权利要求2所述的静态随机存取存储器，还包含至少两字符线，分别电连接该第一存取晶体管的栅极以及该第二存取晶体管的栅极。
9.如权利要求2所述的静态随机存取存储器，还包含至少两位线，分别电连接该第一存取晶体管的源极以及该第二存取晶体管的源极。
10.如权利要求2所述的静态随机存取存储器，其中还包含至少两电压源(Vss)，分别电连接该第一下拉晶体管的源极以及电连接该第二下拉晶体管的源极。
11.如权利要求2所述的静态随机存取存储器，其中还包含至少两电压源(Vcc)，分别电连接该第一上拉晶体管的源极以及电连接该第二上拉晶体管的源极。
12.如权利要求1所述的静态随机存取存储器，还包含停止层，设于该第一层间介电层及该第二层间介电层之间。
13.如权利要求1所述的静态随机存取存储器，其中该第一接触插塞的延伸方向垂直于该鳍状结构的排列方向。
14.如权利要求1所述的静态随机存取存储器，其中该第一接触插塞与该第二接触插塞包含相同材质。
15.如权利要求1所述的静态随机存取存储器，其中该第一接触插塞与该第二接触插塞都包含阻障层以及低阻抗金属层。
16.如权利要求15所述的静态随机存取存储器，其中该阻障层位于该第一接触插塞的底面与侧面。
17.如权利要求15所述的静态随机存取存储器，其中该阻障层位于该第二接触插塞的侧面。
18.如权利要求15所述的静态随机存取存储器，其中该阻障层不位于该第二接触插塞的底面。
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