CN109216455A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明的实施例提供了半导体器件及其形成方法。静态随机存取存储(SRAM)单元包括均在第一方向延伸的第一栅极和第二栅极。第一间隙在第一方向上将第一栅极与第二栅极分隔。SRAM单元包括在第一方向上延伸的Vcc接触件。第二间隙在垂直于第一方向的第二方向上将Vcc接触件与第一栅极分隔。Vcc接触件的区段在第一方向上没有与第一间隙重叠。SRAM单元包括在第一方向上延伸的Vss接触件。第三间隙在第二方向上将Vss接触件与第一栅极分隔。Vss接触件的区段被设置为邻近第一间隙。Vss接触件在第二个方向上小于Vcc接触件。

Description

半导体器件及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其形成方法。
背景技术
在深亚微米集成电路技术中，嵌入式静态随机存取存储器(SRAM)器件已经成为高速通信、图像处理和片上系统(SOC)产品的流行存储单元。微处理器和SOC中的嵌入式SRAM的数量增加以满足每一个新技术时代的性能要求。随着硅技术从一代到下一代的不断扩大，本征阈值电压(Vt)变化对最小几何尺寸块状平面晶体管的影响降低了互补金属氧化物半导体(CMOS)SRAM单元静态噪声容限(SNM)。这种由越来越小的晶体管几何形状引起的SNM的减少是不期望的。当Vcc按比例缩小至较低电压时，SNM进一步减小。
为了解决SRAM问题并且提高单元的收缩能力，在某些应用中经常考虑鳍式场效应晶体管(FinFET)器件。FinFET提供了速度和器件稳定性。FinFET具有与顶面和相对两个侧壁相关的沟道(称为鳍沟道)。可以从额外的侧壁器件宽度(Ion性能)以及更好的短沟道控制(亚阈值泄漏)获得益处。因此，预期FinFET在栅极长度缩小和本征Vt波动方面具有优势。然而，现有的FinFET SRAM器件仍然存在缺点，例如与栅极端位置处的不期望变化相关的缺点，这可能会劣化栅极/接触隔离并不利地影响FinFET SRAM性能和/或可靠性。
因此，虽然现有的FinFET SRAM器件通常已经足够用于其预期目的，但它们还没有在各个方面都完全令人满意。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：细长栅极结构，在第一方向上延伸，其中，所述细长栅极结构具有第一端部、第二端部和设置在所述第一端部与所述第二端部之间的第三部分；第一导电接触件，在所述第一方向上延伸，所述第一导电接触件被设置为邻近所述细长栅极结构的第三部分，其中，所述第一导电接触件具有在所述第一方向上测量的第一尺寸和在与所述第一方向垂直的第二方向上测量的第二尺寸；第二导电接触件，在所述第一方向上延伸，所述第二导电接触件被设置为邻近所述细长栅极结构的第一端部，其中，所述第二导电接触件具有在所述第一方向上测量的第三尺寸和在所述第二方向上测量的第四尺寸，其中，所述第一尺寸小于所述第三尺寸，并且所述第二尺寸大于所述第四尺寸；第一鳍结构，在顶视图中与所述细长栅极结构相交并且与所述第一导电接触件相交；以及第二鳍结构，在顶视图中与所述细长栅极结构相交并且与所述第二导电接触件相交，其中，所述第一鳍结构和所述第二鳍结构均在所述第二方向上延伸，并且所述第一结构在所述第一方向与所述第二鳍结构分隔。
根据本发明的另一个方面，提供了一种静态随机存取存储(SRAM)单元，包括：第一栅极和第二栅极，均在第一方向上延伸，其中，第一间隙在所述第一方向上将所述第一栅极与所述第二栅极分隔；Vcc接触件，在所述第一方向上延伸，其中，第二间隙在垂直于所述第一方向的第二方向上将所述Vcc接触件和所述第一栅极分隔，并且所述Vcc接触件的区段在所述第一方向上没有与所述第一间隙重叠；以及Vss接触件，在所述第一方向延伸，其中，第三间隙在所述第二方向上将所述Vss接触件与所述第一栅极分隔，其中，所述Vss接触件的区段被设置为邻近所述第一间隙，并且所述Vss接触件在所述第二方向上小于所述Vcc接触件。
根据本发明的又一个方面，提供了一种方法，包括：接收电路的布局设计，所述布局设计包括：在第一方向上延伸的细长栅极结构，在所述第一方向上延伸的第一导电接触件和在所述第一方向上延伸的第二导电接触件，其中，所述细长栅极结构的端部接近所述第二导电接触件，但不接近所述第一导电接触件；以及修改所述布局设计，其中，所述修改包括在垂直于所述第一方向的第二方向上缩小所述第二导电接触件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。还要强调的是，附图仅示出本发明的典型实施例，因此不应认为是限制了本发明的范围，因为本发明可以同样适用于其他实施例。
图1是示例性FinFET器件的立体图。
图2示出根据本发明的实施例的用于1位SRAM单元的电路示意图。
图3示出根据本发明的实施例的1位SRAM单元的顶视图。
图4示出根据本发明的实施例的实际制造的SRAM单元的导电接触件的实例。
图5示出根据本发明的实施例的基于原始1位SRAM单元布局设计的原始1位SRAM单元布局设计和修改的1位SRAM单元布局设计。
图6示出根据本发明的实施例的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明涉及但不以其他方式限于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以一个或多个FinFET实例来示出本发明的各个实施例。然而，应当理解，除了权利要求中特别声明，本申请不应限制于特定的器件类型。
FinFET器件的使用在半导体产业中越来越受欢迎。参考图1，示出了示例性FinFET器件50的立体图。FinFET器件50是构建在衬底(诸如块状衬底)上方的非平面多栅极晶体管。薄的含硅的“鳍式”结构(以下称为“鳍”)形成FinFET器件50的主体。鳍在图1所示的X方向上延伸。鳍具有在与X方向正交的Y方向上测量的鳍宽度Wfin。FinFET器件50的栅极60包裹在鳍的周围，例如在鳍的顶面和相对的两个侧壁表面周围。因此，栅极60的部分在Z方向上位于鳍上方，Z方向与X方向和Y方向两者均正交。
LG表示栅极60在X方向上测量的长度(或宽度，这取决于视角)。栅极60可以包括栅电极组件60A和栅极介电组件60B。栅极介电组件60B具有在Y方向上测量的厚度tox。栅极60的部分位于诸如浅沟槽隔离(STI)的介电隔离结构上方。在鳍的位于栅极60的相对两侧上的延伸部中形成FinFET器件50的源极70和漏极80。鳍的由栅极60包裹的部分用作FinFET器件50的沟道。通过鳍的尺寸确定FinFET器件50的有效沟道长度。
FinFET器件提供了超过传统的金属氧化物半导体场效应晶体管(MOSFET)器件(还称为平面晶体管器件)的几个优势。这些优势可包括更好的芯片区域效率、改进的载流子迁移率和与平面器件的制造处理兼容的制造工艺。因此，期望将FinFET器件用于部分IC芯片或整个IC芯片来设计集成电路(IC)芯片。
然而，传统的FinFET制造方法仍然存在缺点。例如，随着半导体部件尺寸的不断缩小，栅极轮廓中(尤其是栅极的端部)的变化可能导致栅极和附近的导电接触件之间的无意桥接。在SRAM器件中，这种桥接自身可能表现为栅极和Vss或节点接触件之间的桥接。根据本发明的各个方面，Vss和节点接触件的尺寸缩小以减少桥接风险，如下文更详细讨论的。
图2示出单端口SRAM单元(例如，1位SRAM单元)90的电路原理图。单端口SRAM单元90包括：上拉晶体管PU1、PU2；下拉晶体管PD1、PD2；和传输门晶体管PG1、PG2。如电路图所示，晶体管PU1和PU2是诸如上述p型FinFET的p型晶体管，并且晶体管PG1、PG2、PD1和PD2是上述n型FinFET。
上拉晶体管PU1和下拉晶体管PD1的漏极连接在一起，并且上拉晶体管PU2和下拉晶体管PD2的漏极连接在一起。晶体管PU1和PD1与晶体管PU2和PD2交叉连接以形成第一数据锁存器。晶体管PU2和PD2的栅极连接在一起并且连接至晶体管PU1和PD1的漏极以形成第一存储节点SN1，并且晶体管PU1和PD1的栅极连接在一起并且连接至晶体管PU2和PD2的漏极以形成互补第一存储节点SNB1。上拉晶体管PU1和PU2的源极连接至电源电压Vcc(还称为Vdd)，并且下拉晶体管PD1和PD2的源极连接至电压Vss，在一些实施例中，电压Vss可以电接地。
第一数据锁存器的第一存储节点SN1通过传输门晶体管PG1连接至位线BL，并且互补第一存储节点SNB1通过传输门晶体管PG2连接至互补位线BLB。第一存储节点N1和互补第一存储节点SNB1是通常处于相反逻辑级(逻辑高或逻辑低)的互补节点。传输门晶体管PG1和PG2的栅极连接至字线WL。
图3示出根据本发明的实施例的SRAM单元的示意性顶视图。SRAM单元包括诸如1位SRAM单元100(作为实例)的多个单元，其中，SRAM单元100的电路原理图在图2中示出为电路示意图90。在图3的顶视图中的具有虚线边界线的框内示出SRAM单元100的元件。
SRAM单元包括多条鳍线110至115(还称为有源区或OD)。如图3所示，四条鳍线111至114位于SRAM单元100内(或作为SRAM单元100的部分)，并且均在X方向上延伸(还在图1中示出)。鳍线111至114可以包括诸如硅或硅锗的半导体材料。在一些实施例中，鳍线111和114是用于下拉晶体管的鳍线，而鳍线112和113是用于上拉晶体管的鳍线。
SRAM单元还包括均在Y方向上延伸的多个细长的栅极结构(还称为栅极线)120至127(还在图1中示出)。栅极结构120至127以上文参考图1讨论的方式包裹在一条或多条鳍线110至115周围。两个连续的栅极结构121和124完全设置在SRAM单元100内。栅极结构120和125均部分地延伸到SRAM单元100中。栅极结构120、121、124和125以及鳍线111至114整体地形成至少六个晶体管器件，例如上文参考图2讨论的SRAM单元的PD1、PD2、PG1、PG2、PU1和PU2晶体管器件。
还在图3的顶视图中示出多个导电接触件130至141。在SRAM单元100内(至少部分地在SRAM单元100内)设置有位线(BL)接触件131、Vcc(还称为Vdd)接触件132、Vss(还称为接地)接触件133、节点接触件135、节点接触件136、Vss接触件138、Vcc接触件139和BL接触件140。如图3所示，BL接触件131具有在Y方向上测量的尺寸150和在X方向上测量的尺寸151，Vcc接触件132具有在Y方向上测量的尺寸160和在X方向上测量的尺寸161，Vss接触件133具有在Y方向上测量的尺寸170和在X方向上测量的尺寸171，节点接触件135具有在Y方向上测量的尺寸180和在X方向上测量的尺寸181，以及节点接触件136具有在Y方向上测量的尺寸190和在X方向上测量的尺寸191。
在一些实施例中，BL接触件131的尺寸150小于约100纳米(nm)。尺寸150还小于Vss接触件133的尺寸170并且小于节点接触件135的尺寸180。在一些实施例中，尺寸150和尺寸170之间的比率小于约0.5，并且尺寸150和尺寸180之间的比率小于约0.7。针对SRAM单元设计和性能对这些比率范围进行了优化。
在一些实施例中，Vcc接触件132的尺寸160小于约40纳米(nm)。尺寸160还小于Vss接触件133的尺寸170并且小于节点接触件135的尺寸180。在一些实施例中，尺寸160和尺寸170之间的比率小于约0.4，并且尺寸160和尺寸180之间的比率小于约0.6。针对SRAM单元设计和性能对这些比率范围进行了优化。
在一些实施例中，BL接触件131的尺寸151大于Vss接触件133的尺寸171并且大于节点接触件135的尺寸181。在一些实施例中，尺寸151比尺寸171大至少约0.5nm，并且尺寸151比尺寸181大至少约0.5nm。在一些实施例中，Vcc接触件132的尺寸161大于Vss接触件133的尺寸171并且大于节点接触件135的尺寸181。在一些实施例中，尺寸161比尺寸171大至少约0.5nm，并且尺寸161比尺寸181大至少约0.5nm。Vss接触件133的尺寸171还可以小于节点接触件135的尺寸181。在一些实施例中，尺寸171比尺寸181小至少约0.1nm。如下文更详细讨论的，这些尺寸范围特别地配置为降低不期望的栅极至接触件桥接的风险。
如图3所示，栅极线120、121和122在X方向上大致彼此对准，并且栅极线123、124和125在X方向上大致彼此对准。栅极结构120和121在Y方向上通过间隙200分隔，栅极结构121和122在Y方向上通过间隙201分隔，并且栅极结构124和125在Y方向上通过间隙202分隔。栅极结构121在X方向上通过间隙210与Vcc接触件132分隔，栅极结构121在X方向上通过间隙220与Vss接触件133分隔，栅极结构120在X方向上通过间隙230与BL接触件131分隔，栅极结构121在X方向上通过间隙240与节点接触件135分隔，栅极结构124在X方向上通过间隙250与节点接触件135分隔，栅极结构124在X方向上通过间隙260与节点接触件136分隔，并且栅极结构121在X方向上通过间隙270与节点接触件136分隔。
如上所述，本发明的一个方面涉及降低不期望的接触件和栅极桥接的可能性。更详细地，由于工艺控制限制，栅极结构120至125的尺寸可以变化。例如，栅极结构120至125的宽度(在X方向上测量)可以随器件而变化。该栅极宽度变化在栅极结构的端部处可能更明显或更显著。使用栅极结构121作为实例，其具有两个相对的端部121A和121B，它们通过非端部121C连接在一起。在一些实施例中，端部121A或121B均可以具有栅极结构121的总长度的约0％至20％的长度(在Y方向上，从顶端开始并且向内朝着栅极结构121的中心延伸的测量)。在其他实施例中，该数字可以从约0％至10％变化。由于工艺控制限制，在栅极结构121的端部121A或121B处的宽度变化(在X方向上)可能更为显著。
如图3所示，栅极结构121的端部121A邻近Vss接触件133的非端部区段133A，并且端部121B邻近节点接触件135的非端部区段135A。在一些实施例中，区段133A可以指Vss接触件的任何部分，其中，该部分在从Vss接触件133的中心(沿着Y方向在中心的任一侧上)至Vss接触件133的总长度(例如，尺寸170)的40％内。同样地，在一些实施例中，区段135A可以指节点接触件135的任何部分，其中，该部分在从节点接触件135的中心(沿着Y方向在中心的任一侧上)至节点接触件135的总长度(例如，尺寸180)的40％内。该区段135A可以在Y方向上与间隙200重叠(但不接触)。换言之，区段135A设置为邻近或靠近栅极结构120至121的端部。还可以说，区段135A设置为邻近间隙200。
随着栅极结构121的端部121A和121B的宽度由于工艺控制限制而增加，栅极至接触件桥接的风险增加，并且这些桥接风险在SRAM单元中的栅极结构的端部被设置为靠近或邻近导电接触件的非端部的位置处更高。或者说，桥接更可能发生在相邻栅极结构之间的间隙与导电接触件的非端部区重叠的区域中，例如间隙200在Y方向上与节点接触件135的非端部重叠的(例如，设置为邻近但不接触)区域，或者间隙201在Y方向上与Vss接触件133的非端部重叠(例如，设置为邻近但不接触)的区域，或间隙202在Y方向上与节点接触件136的非端部重叠(例如，设置为邻近但不接触)的区域，或者间隙203在Y方向上与Vss接触件138的非端部重叠(例如，设置为邻近但不接触)的区域。
特别地，端部121A可能会有与Vss接触件133的中间区段133A桥接的风险，并且端部121B可能会有与节点接触件135的中间区段135A桥接的风险。类似地，栅极结构120的端部可能潜在地与节点接触件135桥接，栅极结构122的端部可能潜在地与Vss接触件133桥接，栅极结构124的端部可能潜在地与Vss接触件138桥接，并且栅极结构124和125的端部可能潜在地与节点接触件136桥接。
栅极至接触件桥接是不期望的，因为它可能会劣化SRAM单元性能和可靠性，或者甚至可能使SRAM单元有缺陷。不幸地，传统的SRAM单元设计和制造没有充分考虑到这个问题或没有提供了令人满意的解决方案。然而，根据本发明的各个方面，Vss接触件133/138和节点接触件135/136(有桥接的风险)在X方向上缩小，以便减少它们与相邻的栅极结构桥接的可能性。
例如，与BL接触件131的尺寸151或Vcc接触件132的尺寸161相比，Vss接触件133的尺寸171减小。在一些实施例中，尺寸151和尺寸161均比尺寸171大至少0.5nm。由于Vss接触件133的尺寸171减小，Vss接触件133和栅极结构121之间的间隙220还大于Vcc接触件132和栅极结构121之间的间隙210(或大于BL接触件131和栅极结构120之间的间隙230)。在一些实施例中，间隙220比间隙210或间隙230大至少约0.2nm。
较小的尺寸171(或相反地，较大的间隙220)允许栅极结构121的轮廓变化的较大公差。即使栅极结构的端部121A由于工艺控制缺陷而被扩大，它仍然不会与Vss接触件133物理接触，因为缩小的Vss接触件133的边界有效地位于“远离”栅极结构121的端部121A的位置处。同样，缩小的Vss接触件133还降低了与栅极结构122桥接的风险。应当理解，Vss接触件138还以与Vss接触件133类似的方式缩小，因此它具有与栅极结构123/124桥接的较低风险。
对于节点接触件135/136，与BL接触件131的尺寸151或Vcc接触件132的尺寸161相比，它们相应的节点接触件135至136的尺寸181和191减小。在一些实施例中，尺寸151和尺寸161均比尺寸181或191大至少0.5nm。由于节点接触件135的尺寸181减小，节点接触件135和栅极结构121之间的间隙240还大于Vcc接触件132和栅极结构121之间的间隙210(或大于BL接触件131和栅极结构120之间的间隙)。在一些实施例中，间隙240比间隙210或间隙230大至少约0.1nm。
对于节点接触件136，由于节点接触件136的尺寸191减小，节点接触件136和栅极结构124之间的间隙260还大于Vcc接触件132和栅极结构121之间的间隙210(或大于BL接触件131和栅极结构120之间的间隙230)。在一些实施例中，间隙260比间隙210或间隙230大至少约0.1nm。
较小的尺寸181和191(或相反地，较大的间隙240和260)允许栅极结构120和121以及124和125的轮廓变化的较大公差。例如，即使栅极结构的端部121B由于工艺控制缺陷而被扩大，它仍然不会与节点接触件135物理接触，因为缩小的节点接触件135的边界有效地位于“远离”栅极结构121的端部121B的位置处。同样，缩小的节点接触件135还降低了与栅极结构120桥接的风险。类似地，缩小的节点接触件136还降低了与栅极结构(例如其端部)124和125桥接的风险。
在一些实施例中，节点接触件135和136在X方向上不对准。换言之，间隙240大于间隙270，并且间隙260大于间隙250。这种未对准是由于节点接触件135的桥接问题是相对于栅极结构120至121(即，靠近间隙240或200的栅极结构端部)，而节点接触件136的桥接问题是相对于栅极结构124至125(即，靠近间隙260或202的栅极结构端部)的事实。换言之，虽然将节点接触件135设置为远离栅极结构120至121是有益的，但是将节点接触件135设置为远离栅极结构124是不重要的。因此，节点接触件135可以从“顶侧”(面向间隙200的一侧)缩小，但是不从“底侧”(面向栅极结构124的一侧)缩小。同样，虽然将节点接触件136设置为远离栅极结构124至125是有益的，但是将节点接触件136设置为远离栅极结构121是不重要的。因此，节点接触件136可以从“底侧”(面向间隙202的一侧)缩小，但是不从“顶侧”(面向栅极结构121的一侧)缩小。然而，应当理解，这只是一个可能的实施例。在其他实施例中，节点接触件135至136可以从“顶侧”和“底侧”两者缩小。
与节点接触件135至136相比，Vss接触件133和138可以从“顶侧”和“底侧”两者缩小。这是由于栅极结构126至127(类似于栅极结构121至122)在图3的顶视图中位于Vss接触件133“之上”的事实。在一些实施例中，直接位于SRAM单元100“之上”的SRAM单元是SRAM单元100的“倒置翻转”版本。换言之，直接位于SRAM单元100的“之上”的SRAM单元与SRAM单元100互为镜像，除了该SRAM单元内的组件与SRAM单元100内部的组件相比在X方向上“翻转”180度之外。因此，Vss接触件133也具有与栅极结构126和127桥接的问题。因此，根据本发明的各个方面，Vss接触件133可以通过与间隙220类似(例如，尺寸大致相等)的间隙与栅极结构126分隔。为了使Vss接触件133与栅极结构126和127之间桥接的风险最小化，Vss接触件133的尺寸171从“顶”侧和“底”侧两者减小。换言之，即使栅极结构126和127由于工艺控制缺陷而具有较大的端部，Vss接触件133和栅极结构126之间的间隙220扩大以避免Vss接触件133与栅极结构126和127之间的潜在的物理接触。Vss接触件138相对于其相邻的栅极结构也是如此。
由于Vss接触件133和138从“顶侧”和“底侧”均减小尺寸，而节点接触件135至136仅需从一侧(例如，节点接触件135的“顶”侧和节点接触件136的“底”侧)减小的事实，尺寸171(Vss接触件133或138的尺寸)小于尺寸181(节点接触件135的尺寸)和尺寸191(节点接触件136的尺寸)。在一些实施例中，尺寸181比171大至少约0.1nm，以及尺寸191比171大至少约0.1nm。
与Vss接触件133/138和节点接触件135/136相比，BL接触件131/140和Vcc接触件132/139不那么容易或容易受到栅极至接触件桥接。这是因为BL接触件131/140和Vcc接触件132/139不邻近SRAM单元100中的任何栅极结构120至125的端部。例如，Vcc接触件132的任何区段在Y方向上没有与间隙200或201中的任何重叠。对于Vcc接触件139以及BL接触件131和140也是如此。因此，BL接触件131/140和Vcc接触件132/139对于栅极至接触件桥接具有较大的窗口。因此，不需要减小它们的尺寸151或161。
在一些实施例中，尺寸151或161可以保持与原始SRAM单元设计相同。在其他实施例中，尺寸151或161实际上可以从原始SRAM单元设计略微增加。例如，根据原始SRAM单元设计，BL接触件131的尺寸151为M纳米，但是本发明可以重新配置BL接触件131的设计和/或制造，从而使得尺寸151现在为M+N纳米。在一些实施例中，N可以在约0nm至约0.5nm的范围内。BL接触件131的增加的尺寸151可以提高器件性能，诸如降低的接触电阻(由于较大的尺寸)。如果BL接触件131的尺寸150小(因为小接触件具有较大的接触电阻)，这可能是特别有用的。由于类似的原因，可以重新配置Vcc接触件132的尺寸161，从而使得它大于原始SRAM单元设计规定的值。
应当理解，尽管图3中的元件显示为矩形，但实际制造的器件可能不具有这样的完美形状。例如，元件(例如，鳍、接触件或栅极结构)的边界可能不是完全直的，并且可以具有与其相关的粗糙度或非线性。其实例如图4所示，其中，根据实施例示出实际制造的Vss接触件133的顶视图。从图4可以看出，实际制造的Vss接触件133不是完美的三角形，而是更多具有“T形”(或“狗骨”)的顶视图轮廓。也就是说，Vss接触件不仅具有一些曲线边缘/边界，而且它的中间部分133A还比其端部133B或133C更窄(在X方向上)。
在一些实施例中，较窄的中间部分133A被特别配置为进一步减小桥接问题。参考图3至图4两者，中间部分133A是Vss接触件133的区段，其中，该区段设置为邻近由栅极结构121和122的端部限定的间隙201。换言之，中间部分133A是Vss接触件133中与栅极结构121和122桥接的风险最大的部分。因此，通过配置Vss接触件133的轮廓，使得其中间部分“向内凹陷”，进一步最小化Vss接触件133与栅极结构121和122之间的桥接风险。在图4所示的实施例中，在中间部分133A中的某处(例如在其最窄点处)测量尺寸171。然而，应当理解，在其他实施例中，可以在端部133B或133C中测量尺寸171。
在一些实施例中，通过修改原始SRAM单元布局设计来实现Vss接触件133/138和节点接触件135/136的缩小。图5中示出这种方法的实例，图5示出原始的1位SRAM单元布局设计300以及修改的1位SRAM单元布局设计400。在一些实施例中，原始SRAM单元布局设计300包括诸如GDS(图形数据库系统)文件的计算机文件，以及修改的SRAM单元布局设计400包括光掩模设计。例如，IC芯片设计和/或布局工程师可以生成原始SRAM单元布局设计300并将设计发送到诸如代工厂的半导体制造实体。然后，半导体制造实体将设计和/或制造光掩模，在光掩模上，原始SRAM单元布局设计300已被修改为修改的SRAM单元布局设计400。应当理解，在一些实施例中，可以在光掩模上实现诸如OPC(光学邻近校正)部件的额外的元件。
如图5所示，原始SRAM单元布局设计300和修改后的SRAM单元布局设计400包括与上文参考图3讨论的SRAM单元100的鳍线111至114相对应的相应鳍线311至314和411至414。原始SRAM单元布局设计300和修改的SRAM单元布局设计400还包括与上文参考图3讨论的SRAM单元100的栅极结构120至125的相对应的栅极结构320至325和420至425。原始SRAM单元布局设计300和修改的SRAM单元布局设计400还包括与上文参考图3讨论的SRAM单元100的导电接触件131至140相对应的相应导电接触件331至340和431至440。
如上所述，为了最小化栅极至接触件桥接的风险，Vss接触件和节点接触件在X方向上缩小。使用Vss接触件作为实例，原始SRAM单元布局设计300中的Vss接触件333具有在Y方向上测量的尺寸370和在X方向上测量的尺寸371。作为修改原始SRAM单元布局设计300的部分，将尺寸371缩小至尺寸471，以用于修改的Vss接触件433。在图5所示的实施例中，对Vss接触件333的“顶侧”和“底侧”均实施尺寸371的减小，如Vss接触件333的“顶侧”和“底侧”上的箭头所表示的。在其他实施例中，可以对一侧(即，“顶侧”或“底侧”)实施尺寸371的减小，但不能对另一侧实施。在一些实施例中，尺寸371比尺寸471大至少约0.5nm。同时，尺寸370保持相同。换言之，修改的Vss接触件433的尺寸470(在Y方向上测量)大致等于尺寸370。应当理解，原始SRAM单元布局设计300的Vss接触件338缩小至修改的SRAM单元布局设计400的Vss接触件438。
此外，尽管节点接触件335和336不需从“顶侧”和“底侧”两者缩小，节点接触件335和336也同样缩小到节点接触件435和436。例如，如参考图3更详细讨论的，节点接触件335的桥接风险更多的来自于“顶侧”(面向栅极结构320至321)，因此节点接触件335仅需从“顶侧”缩小以形成修改的节点接触件435。类似地，节点接触件336的桥接风险更多的来自于“底侧”(面向栅极结构324至325)，因此节点接触件336仅需从“顶侧”缩小以形成修改的节点接触件436。然而，应当理解，在一些实施例中，节点接触件335和336均可以从“顶侧”和“底侧”收缩，以分别形成修改的节点接触件435和436。
图6是根据本发明的实施例示出方法900的流程图。方法900包括步骤910，其中，接收电路的布局设计。该电路包括：在第一方向(Y方向)上延伸的细长栅极结构，在第一方向上延伸的第一导电接触件和在第一方向上延伸的第二导电接触件。细长栅极结构的端部靠近第二导电接触件，但不靠近第一导电接触件。
方法900包括步骤920，其中，修改布局设计。该修改包括在垂直于第一方向的第二方向上缩小第二导电接触件。
在一些实施例中，修改布局设计包括按照修改的布局设计生成光掩模设计。
在一些实施例中，接收布局设计包括接收静态随机存取存储(SRAM)单元的布局设计。在一些实施例中，第一导电接触件包括Vcc接触件或BL接触件。在一些实施例中，第二导电接触件包括Vss接触件或节点接触件。
在一些实施例中，在不使第二导电接触件在第一方向上缩小的情况下实施缩小。
应当理解，可以在方法900的步骤910至920之前、期间或之后实施额外的工艺。例如，方法900可以包括根据修改的布局设计制造SRAM器件的步骤。为了简单起见，本文不详细讨论其他额外的步骤。
基于上述讨论，可以看出，本发明提供了优于传统的FinFET SRAM器件的优势。然而，应当理解，其他实施例可以提供额外的优势，并且不是所有优势都必须在此公开，并且没有特定优势是所有实施例都需要的。一个优势是本发明减少了栅极至接触件桥接的风险。例如，在传统的SRAM单元设计中，由于工艺控制限制，栅极结构的端部变大，因此Vss接触件或节点接触件可能与附近的栅极结构桥接。本发明减小了Vss接触件或节点接触件的尺寸，从而使得即使栅极结构的占有面积扩大，也不可能与附近的栅极结构的物理接触。降低的桥接风险允许改进的SRAM器件和更好的可靠性。其他优势包括与现有的FinFET SRAM设计和制造的兼容性，因此本发明的实现是容易且低廉的。
本发明的一个方面涉及半导体器件。半导体器件包括在第一方向上延伸的细长栅极结构。细长栅极结构具有第一端部、第二端部和设置在第一端部和第二端部之间的第三部分。半导体器件包括在第一方向上延伸的第一导电接触件。第一导电接触件设置成邻近细长栅极结构的第三部分。第一导电接触件具有在第一方向上测量的第一尺寸和在垂直于第一方向的第二方向上测量的第二尺寸。半导体器件包括在第一方向上延伸的第二导电接触件。第二导电接触件设置为邻近细长栅极结构的第一端部。第二导电接触件具有在第一方向上测量的第三尺寸和在第二方向上测量的第四尺寸。第一尺寸小于第三尺寸。第二尺寸大于第四尺寸。第一鳍结构在顶视图中与细长栅极结构相交并且与第一导电接触件相交。第二鳍结构在顶视图中与细长栅极结构相交并且与第二导电接触件相交。第一鳍结构和第二鳍结构均在第二方向上延伸。第一鳍结构在第一方向上与第二鳍结构分隔。
在一些实施例中，所述第二导电接触件的非端部被设置为邻近所述细长栅极结构的第一端部。
在一些实施例中，该半导体器件还包括：第三导电接触件，在所述第一方向上延伸，所述第三导电接触件被设置为邻近所述细长栅极结构的第二端部，其中，所述第三导电接触件具有在所述第一方向上测量的第五尺寸和在所述第二方向上测量的第六尺寸，其中，所述第一尺寸小于所述第五尺寸，并且所述第二尺寸大于所述第六尺寸。
在一些实施例中，所述第四尺寸小于所述第六尺寸。
在一些实施例中，所述第一导电接触件包括静态随机存取存储(SRAM)单元的Vcc接触件；所述第二导电接触件包括所述静态随机存取存储单元的Vss接触件；所述第三导电接触件包括所述静态随机存取存储单元的节点接触件；所述节点接触件位于所述细长栅极结构的第一侧上；以及所述Vcc接触件和所述Vss接触件位于所述细长栅极结构的与所述第一侧相对的第二侧上。
在一些实施例中，所述细长栅极结构是第一细长栅极结构，并且所述半导体器件还包括：第二细长栅极结构，在所述第一方向上延伸，其中，所述第二细长栅极结构通过间隙与所述第一细长栅极结构分隔；以及所述静态随机存取存储单元的位线(BL)接触件，被设置为邻近所述第二细长栅极结构但不邻近所述第一细长栅极结构；其中：所述位线接触件具有在所述第一方向上测量的第七尺寸和在所述第二方向上测量的第八尺寸；所述第七尺寸小于所述第三尺寸和所述第五尺寸；和所述第八尺寸大于所述第四尺寸和所述第六尺寸。
在一些实施例中，所述第二尺寸比所述第四尺寸大至少约0.5纳米。
在一些实施例中，所述细长栅极结构包裹在所述第一鳍结构和所述第二鳍结构周围。本发明的另一方面涉及静态随机存取存储(SRAM)单元。SRAM单元包括均第一方向上延伸的第一栅极和第二栅极。第一间隙在第一方向上将第一栅极与第二栅极分隔。SRAM单元包括在第一方向上延伸的Vcc接触件。第二间隙在垂直于第一方向的第二方向上将Vcc接触件与第一栅极分隔。没有Vcc接触件的区段在第一方向上与第一间隙重叠。SRAM单元包括在第一方向上延伸的Vss接触件。第三间隙在第二方向上将Vss接触件与第一栅极分隔。Vss接触件的区段设置为邻近第一间隙。Vss接触件在第二个方向小于Vcc接触件。
在一些实施例中，所述Vss接触件的中间区段在所述第二方向上与所述第一间隙分隔。
在一些实施例中，该静态随机存取存储单元还包括：节点接触件，在所述第一方向上延，其中，第四间隙将所述节点接触件与所述第一栅极分隔，其中，所述节点接触件在所述第二方向上小于所述Vcc接触件，并且所述节点接触件设置在所述第一栅极的第一侧上，而所述Vcc接触件和所述Vss接触件设置在所述第一栅极的与所述第一侧相对的第二侧上。
在一些实施例中，所述Vss接触件在所述第二方向上小于所述节点接触件。
在一些实施例中，该静态随机存取存储单元还包括：第三栅极，在所述第一方向上延伸，其中，第五间隙在所述第一方向上将所述第三栅极与所述第一栅极分隔，并且所述节点接触件的非端部区段被设置为邻近所述第五间隙。
在一些实施例中，该静态随机存取存储单元还包括：位线(BL)接触件，在所述第一方向上延伸，其中，第六间隙在所述第二方向上将所述位线接触件与所述第三栅极分隔，其中，所述位线接触件在所述第二方向上大于所述Vss接触件并且在所述第二方向上大于所述节点接触件，并且所述位线接触件和所述节点接触件位于所述第三栅极的相对两侧上。
在一些实施例中，所述Vss接触件在所述第二方向上比所述Vcc接触件小至少约0.5纳米。
在一些实施例中，该静态随机存取存储单元还包括：多个鳍，均在所述第二方向上延伸，其中，所述第一栅极和所述第二栅极均包裹在所述多个鳍的相应鳍的周围。
本发明的另一方面涉及一种方法。接收电路的布局设计。该电路包括：在第一方向(Y方向)上延伸的细长栅极结构，在第一方向上延伸的第一导电接触件和在第一方向上延伸的第二导电接触件。细长栅极结构的端部靠近第二导电接触件，但不靠近第一导电接触件。修改布局设计。该修改包括在垂直于第一方向的第二方向上缩小第二导电接触件。
在一些实施例中，修改所述布局设计包括按照修改的所述布局设计生成光掩模设计。
在一些实施例中，接收所述布局设计包括接收静态随机存取存储(SRAM)单元的布局设计；所述第一导电接触件包括Vcc接触件或位线接触件；以及所述第二导电接触件包括Vss接触件或节点接触件。
在一些实施例中，所述缩小是在所述第一方向上不缩小所述第二导电接触件的情况下实施的。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。例如，通过实现位线导体和字线导体的不同厚度，可以实现导体的不同电阻。然而，还可以使用改变金属导体的电阻的其他技术。

Claims (10)

1.一种半导体器件，包括：
细长栅极结构，在第一方向上延伸，其中，所述细长栅极结构具有第一端部、第二端部和设置在所述第一端部与所述第二端部之间的第三部分；
第一导电接触件，在所述第一方向上延伸，所述第一导电接触件被设置为邻近所述细长栅极结构的第三部分，其中，所述第一导电接触件具有在所述第一方向上测量的第一尺寸和在与所述第一方向垂直的第二方向上测量的第二尺寸；
第二导电接触件，在所述第一方向上延伸，所述第二导电接触件被设置为邻近所述细长栅极结构的第一端部，其中，所述第二导电接触件具有在所述第一方向上测量的第三尺寸和在所述第二方向上测量的第四尺寸，其中，所述第一尺寸小于所述第三尺寸，并且所述第二尺寸大于所述第四尺寸；
第一鳍结构，在顶视图中与所述细长栅极结构相交并且与所述第一导电接触件相交；以及
第二鳍结构，在顶视图中与所述细长栅极结构相交并且与所述第二导电接触件相交，其中，所述第一鳍结构和所述第二鳍结构均在所述第二方向上延伸，并且所述第一结构在所述第一方向与所述第二鳍结构分隔。
2.根据权利要求1所述的半导体器件，其中，所述第二导电接触件的非端部被设置为邻近所述细长栅极结构的第一端部。
3.根据权利要求1所述的半导体器件，还包括：第三导电接触件，在所述第一方向上延伸，所述第三导电接触件被设置为邻近所述细长栅极结构的第二端部，其中，所述第三导电接触件具有在所述第一方向上测量的第五尺寸和在所述第二方向上测量的第六尺寸，其中，所述第一尺寸小于所述第五尺寸，并且所述第二尺寸大于所述第六尺寸。
4.根据权利要求3所述的半导体器件，其中，所述第四尺寸小于所述第六尺寸。
5.一种静态随机存取存储(SRAM)单元，包括：
第一栅极和第二栅极，均在第一方向上延伸，其中，第一间隙在所述第一方向上将所述第一栅极与所述第二栅极分隔；
Vcc接触件，在所述第一方向上延伸，其中，第二间隙在垂直于所述第一方向的第二方向上将所述Vcc接触件和所述第一栅极分隔，并且所述Vcc接触件的区段在所述第一方向上没有与所述第一间隙重叠；以及
Vss接触件，在所述第一方向延伸，其中，第三间隙在所述第二方向上将所述Vss接触件与所述第一栅极分隔，其中，所述Vss接触件的区段被设置为邻近所述第一间隙，并且所述Vss接触件在所述第二方向上小于所述Vcc接触件。
6.根据权利要求5所述的静态随机存取存储单元，其中，所述Vss接触件的中间区段在所述第二方向上与所述第一间隙分隔。
7.根据权利要求5所述的静态随机存取存储单元，还包括：节点接触件，在所述第一方向上延，其中，第四间隙将所述节点接触件与所述第一栅极分隔，其中，所述节点接触件在所述第二方向上小于所述Vcc接触件，并且所述节点接触件设置在所述第一栅极的第一侧上，而所述Vcc接触件和所述Vss接触件设置在所述第一栅极的与所述第一侧相对的第二侧上。
8.一种方法，包括：
接收电路的布局设计，所述布局设计包括：在第一方向上延伸的细长栅极结构，在所述第一方向上延伸的第一导电接触件和在所述第一方向上延伸的第二导电接触件，其中，所述细长栅极结构的端部接近所述第二导电接触件，但不接近所述第一导电接触件；以及
修改所述布局设计，其中，所述修改包括在垂直于所述第一方向的第二方向上缩小所述第二导电接触件。
9.根据权利要求8所述的方法，其中，修改所述布局设计包括按照修改的所述布局设计生成光掩模设计。
10.根据权利要求8所述的方法，其中：
接收所述布局设计包括接收静态随机存取存储(SRAM)单元的布局设计；
所述第一导电接触件包括Vcc接触件或位线接触件；以及
所述第二导电接触件包括Vss接触件或节点接触件。
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