JP6647830B2 - 半導体装置及びそれを用いた半導体集積回路 - Google Patents

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Description

本発明は、溝素子分離構造を有する半導体装置及びそれを用いた半導体集積回路に関する。
近年、溝素子分離構造を有する半導体装置としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；浅溝素子分離帯）構造やＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；深溝素子分離帯）構造を有する半導体装置が注目されている。
図２９は、ＳＴＩ構造を有する従来の半導体装置１０の構成を示す模式的平面図である。図３０は、図２９の半導体装置１０のＡ−Ａ線における模式的断面図である。図３１は、図２９の半導体装置１０のＢ−Ｂ線における模式的断面図である。図３２は、図２９の半導体装置１０の主トランジスタ及び寄生トランジスタを示す模式的平面図である。図３３は、図２９の半導体装置１０の主トランジスタと寄生トランジスタとの関係を示す回路図である。図３４は、図２９の半導体装置１０のゲート・ソース間電圧（Ｖｇｓ）−ドレイン電流（Ｉｄ）特性を表すグラフである。
以下、従来のＳＴＩ構造を有する半導体装置１０について図面を参照しながら説明する。また、図２９から図３２においては、矢印Ｘ、矢印Ｙ及び矢印Ｚで示すように、互いに直交する３方向をＸ方向、Ｙ方向及びＺ方向と定義する。また、同一機能を有するものについては同一符号を付し、その繰り返しの説明は省略する。
図２９に示すように、半導体装置１０は、絶縁体で構成される素子分離領域１１、ソース領域１２、ドレイン領域１３、ゲート電極１４、ゲート絶縁膜１６及び半導体領域１５を含み、トランジスタを構成している。
半導体領域１５は、ソース領域１２及びドレイン領域１３が形成される領域であり、素子分離領域１１に囲まれた領域である。ＮＭＯＳトランジスタを形成する場合には、シリコン基板と同じＰ型の領域からなる。
ドレイン領域１３は、半導体領域１５の主面に略長方形状に形成されている。ドレイン領域１３の長辺はＹ方向すなわちチャネル幅Ｗ１及びチャネル幅Ｗ２の方向に延びており、ドレイン領域１３の短辺はＸ方向すなわちチャネル長Ｌ１の方向に延びている。Ｙ方向及びＸ方向におけるドレイン領域１３の端部は素子分離領域１１に接している。
ソース領域１２は、ドレイン領域１３に対してＸ方向に一定間隔をおいて半導体領域１５の主面に略長方形状に形成されている。ソース領域１２の長辺はＹ方向に延びており、ソース領域１２の短辺はＸ方向に延びている。Ｙ方向及びＸ方向におけるソース領域１２の端部はドレイン領域１３と同様に素子分離領域１１に接している。
Ｙ方向におけるソース領域１２のチャネル幅Ｗ１とＹ方向におけるドレイン領域１３のチャネル幅Ｗ２とは素子分離領域１１の形状で決まる。通常は、チャネル幅Ｗ１とチャネル幅Ｗ２とは略等しく作られる。ソース領域１２の端部からドレイン領域１３の端部までの長さＬ１は通常チャネル長と称される。
素子分離領域１１は、ソース領域１２及びドレイン領域１３を取り囲むように半導体領域１５の主面及びその内部に形成されている。
ゲート絶縁膜１６は、ソース領域１２とドレイン領域１３との間の半導体領域１５の上部に略長方形状に形成されている。Ｙ方向におけるゲート絶縁膜１６の両端部は、素子分離領域１１と繋がっている。Ｘ方向におけるゲート絶縁膜１６の一端部は、ソース領域１２にほぼ重なっている。Ｘ方向におけるゲート絶縁膜１６の他端部は、ドレイン領域１３にほぼ重なっている。
ゲート電極１４は、ゲート絶縁膜１６に重なるように略長方形状に形成されている。ゲート電極１４の長辺はＹ方向に延びており、ゲート電極１４の短辺はＸ方向に延びている。
図３０は図２９の半導体装置１０のＡ−Ａ線における模式的断面図である。図３０に示すように、半導体基板１７の主面に、半導体領域１５が形成されている。図３０において、半導体領域１５と半導体基板１７とは同じ導電型であるが、異なる導電型であってもよい。素子分離領域１１、ソース領域１２及びドレイン領域１３は、半導体領域１５の主面からＺ方向に一定の深さを有している。素子分離領域１１は、ソース領域１２及びドレイン領域１３よりも、例えば、深く形成される。また、半導体領域１５のうちソース領域１２とドレイン領域１３との間には、チャネル領域ｃｈが形成される。ソース領域１２及びドレイン領域１３の端部は素子分離領域１１に接するように形成される。
図３１は図２９の半導体装置１０のＢ−Ｂ線における模式的断面図である。図３１に示すように、Ｙ方向すなわちチャネル幅Ｗ１及びチャネル幅Ｗ２の方向におけるチャネル領域ｃｈと素子分離領域１１との境界部のゲート絶縁膜１６の両端部の厚さｏｘは、他の部分の厚さより小さくなることがある。
図３２は、図２９の半導体装置１０における主トランジスタと寄生トランジスタとの関係を示す模式的平面図である。図３２に示すように、半導体装置１０は、主トランジスタＱ１０、寄生トランジスタＱ１１及び寄生トランジスタＱ１２を含む。寄生トランジスタＱ１１及び寄生トランジスＱ１２は、Ｙ方向すなわちチャネル幅Ｗ１及びチャネル幅Ｗ２の方向におけるチャネル領域ｃｈと素子分離領域１１との境界部に形成されている。主トランジスタＱ１０は、寄生トランジスタＱ１１及び寄生トランジスタＱ１２が形成されない半導体領域１５内のチャネル領域ｃｈに形成されている。なお、半導体装置１０において、主トランジスタＱ１０と、寄生トランジスタＱ１１及び寄生トランジスタＱ１２との境界を明確に線引きすることは不可能であるが、本書では、説明の便宜上、このように区別している。寄生トランジスタは２個に限定されるものではなく多数存在する。
図３３は、図３２の半導体装置１０を模式的な等価回路図で示したものである。主トランジスタＱ１０のソース、ドレイン及びゲートには、寄生トランジスタＱ１１及び寄生トランジスタＱ１２のソース、ドレイン及びゲートがそれぞれ接続されている。すなわち、主トランジスタＱ１０、寄生トランジスタＱ１１及び寄生トランジスタＱ１２が並列に接続され、主トランジスタＱ１０、寄生トランジスタＱ１１及び寄生トランジスタＱ１２のソース、ドレイン及びゲートがそれぞれ共通のソースＳ、共通のドレインＤ及び共通のゲートＧを形成している。共通のソースＳ、共通のドレインＤ及び共通のゲートＧによって半導体装置１０が構成されている。
主トランジスタＱ１０のゲート厚ｔ１０は、寄生トランジスタＱ１１のゲート厚ｔ１１及び寄生トランジスタＱ１２のゲート厚ｔ１２より大きく、ｔ１０＞ｔ１１（ｔ１２）の関係を有することがある。この場合、主トランジスタＱ１０のゲート幅がある一定の範囲内では主トランジスタＱ１０の閾値電圧より寄生トランジスタＱ１１及び寄生トランジスタＱ１２の閾値電圧は低くなることがある。また、寄生トランジスタＱ１１のゲート厚ｔ１１及び寄生トランジスタＱ１２のゲート厚ｔ１２は、主トランジスタＱ１０のゲート厚ｔ１０と異なり製造上一定の範囲に抑えることは困難である。その厚さは図３１に示した厚さｏｘとなる。
寄生トランジスタＱ１１及び寄生トランジスタＱ１２のチャネル表面電位と主トランジスタＱ１０のチャネル表面電位とは異なる。寄生トランジスタＱ１１及び寄生トランジスタＱ１２は、ゲート絶縁膜が薄く出来上がることが多く、閾値電圧が低いので、ゲート・ソース間電圧（Ｖｇｓ）が低い状態でドレイン電流（Ｉｄ）が流れる。サブスレッショルド領域における主トランジスタＱ１０のドレイン電流は、寄生トランジスタＱ１１及び寄生トランジスタＱ１２のドレイン電流よりも少なくなることが起こり得る。主トランジスタＱ１０のサブスレッショルド領域のドレイン電流を制御することによる所望の回路動作が、寄生トランジスタＱ１１及び寄生トランジスタＱ１２のドレイン電流によって阻害されることがある。
図３４は、図２９の半導体装置１０及び図３３の等価回路図においてのゲート・ソース間電圧（Ｖｇｓ）−ドレイン電流（Ｉｄ）特性を示している。符号Ｘは、寄生トランジスタＱ１１及び寄生トランジスタＱ１２のゲート・ソース間電圧（Ｖｇｓ）−ドレイン電流（Ｉｄ）特性を示す曲線である。符号Ｙは、主トランジスタのゲート・ソース間電圧（Ｖｇｓ）−ドレイン電流（Ｉｄ）特性を示す曲線である。ゲート・ソース間電圧（Ｖｇｓ）−ドレイン電流（Ｉｄ）特性曲線に示すように、寄生トランジスタＱ１１及び寄生トランジスタＱ１２が存在すると、主トランジスタＱ１０のゲート・ソース間電圧Ｖｇｓが小さい弱反転領域すなわちサブスレッショルド領域において、主トランジスタＱ１０のドレイン電流よりも寄生トランジスタＱ１１及び寄生トランジスタＱ１２のドレイン電流が支配的となる。そのため、ゲート・ソース間電圧の増加と共に寄生トランジスタＱ１１及び寄生トランジスタＱ１２が強反転領域に達し、強反転領域に達していない主トランジスタＱ１０の弱反転領域のドレイン電流が寄生トランジスタの電流量を超えた場合に、ドレイン電流Ｉｄが急増するハンプ（キンク）現象が発生する。
以上のように、図２９から図３４に示した半導体装置１０においては、低閾値電圧をもった寄生トランジスタＱ１１及び寄生トランジスタＱ１２によって逆狭チャネル効果が生じる。それにより、主トランジスタＱ１０で期待される電気的特性と異なってしまうことがあり、寄生トランジスタＱ１１及び寄生トランジスタＱ１２による期待しない回路動作を引き起こす可能性がある。
次に、従来の半導体装置の他の構成について説明する。図３５は、従来の半導体装置の他の構成を示す模式的平面図である。図３６は、図３５の半導体装置２０のＣ−Ｃ線における模式的断面図である。図３７は、図３５の半導体装置２０のＤ−Ｄ線における模式的断面図である。図３８は、図３５の半導体装置２０のＥ−Ｅ線における斜視断面図である。図３９は、図３５の半導体装置２０の主トランジスタ及び寄生トランジスタを示す模式的平面図である。図４０は、図３５の半導体装置２０の主トランジスタと寄生トランジスタとの関係を示す回路図である。
以下、ＳＴＩ構造を有する従来の半導体装置の他の構成について図面を参照しながら説明する。また、図３５から図３９においては、矢印Ｘ、矢印Ｙ及び矢印Ｚで示すように、互いに直交する３方向をＸ方向、Ｙ方向及びＺ方向と定義する。また、同一機能を有するものについては同一符号を付し、その繰り返しの説明は省略する。
図３５に示すように、半導体装置２０は、トランジスタ２０ａ及びトランジスタ２０ｂを含む。トランジスタ２０ａは、ソース領域２２ａ、ドレイン領域２３ａ、ゲート電極２４ａ、ゲート絶縁膜２６ａ及び半導体領域２５を含む。トランジスタ２０ｂは、トランジスタ２０ａと同様に、ソース領域２２ｂ、ドレイン領域２３ｂ、ゲート電極２４ｂ、ゲート絶縁膜２６ｂ及び半導体領域２５を含む。トランジスタ２０ａとトランジスタ２０ｂとは、Ｙ方向のＥ−Ｅ線を軸として、対称な構成を有する。
半導体領域２５は、ソース領域２２ａ、ドレイン領域２３ａ、ソース領域２２ｂ及びドレイン領域２３ｂが形成される領域であり、素子分離領域２１に囲まれた領域である。ＮＭＯＳトランジスタを形成する場合には、シリコン基板と同じＰ型の領域からなる。
ドレイン領域２３ａ及びドレイン領域２３ｂは、半導体領域２５の主面に互いに隣接するようにそれぞれ略長方形状に形成されている。ドレイン領域２３ａ及びドレイン領域２３ｂは電気的に共通に接続されている。ドレイン領域２３ａ及びドレイン領域２３ｂの長辺はＹ方向すなわちチャネル幅Ｗ３及びチャネル幅Ｗ４の方向に延びており、ドレイン領域２３ａ及びドレイン領域２３ｂの短辺はＸ方向すなわちチャネル長Ｌ２ａ及びチャネル長Ｌ２ｂの方向に延びている。Ｙ方向におけるドレイン領域２３ａ及びドレイン領域２３ｂの端部は素子分離領域２１に接している。
ソース領域２２ａは、ドレイン領域２３ａに対してＸ方向に一定間隔をおいて半導体領域２５の主面に略長方形状に形成されている。ソース領域２２ａの長辺はＹ方向に延びており、ソース領域２２ａの短辺はＸ方向に延びている。ソース領域２２ｂは、ドレイン領域２３ａに対してＸ方向に一定間隔をおいて略長方形状に形成されている。ソース領域２２ａの長辺はＹ方向に延びており、ソース領域２２ａの短辺はＸ方向に延びている。Ｙ方向及びＸ方向におけるソース領域２２ａ及びソース領域２２ｂの端部は素子分離領域２１に接している。
Ｙ方向におけるソース領域２２ａのチャネル幅Ｗ３及びＹ方向におけるドレイン領域２３ａのチャネル幅Ｗ４は同じである。また、Ｙ方向におけるソース領域２２ｂのチャネル幅Ｗ３及びＹ方向におけるドレイン領域２３ｂのチャネル幅Ｗ４は同じである。Ｘ方向におけるソース領域２２ａの端部からＸ方向におけるドレイン領域２３ａの端部までのチャネル長Ｌ２ａは、Ｘ方向におけるソース領域２２ｂの端部からＸ方向におけるドレイン領域２３ｂの端部までのチャネル長Ｌ２ｂと同じである。
素子分離領域２１は、ソース領域２２ａ、ドレイン領域２３ａ、ソース領域２２ｂ及びドレイン領域２３ｂを取り囲むように半導体領域２５の主面及びその内部に形成されている。
ゲート絶縁膜２６ａは、ソース領域２２ａとドレイン領域２３ａとの間の半導体領域２５ａの上部に略長方形状に形成されている。Ｙ方向におけるゲート絶縁膜２６ａの両端部は、素子分離領域２１と繋がっている。Ｘ方向におけるゲート絶縁膜２６ａの一端部は、ソース領域２２ａにほぼ重なっている。Ｘ方向におけるゲート絶縁膜２６ａの他端部は、ドレイン領域２３ａにほぼ重なっている。
ゲート絶縁膜２６ｂは、ソース領域２２ｂとドレイン領域２３ｂとの間の半導体領域２５ｂの上部に略長方形状に形成されている。Ｙ方向におけるゲート絶縁膜２６ｂの両端部は、素子分離領域２１と繋がっている。Ｘ方向におけるゲート絶縁膜２６ｂの一端部は、ソース領域２２ｂにほぼ重なっている。Ｘ方向におけるゲート絶縁膜２６ｂの他端部は、ドレイン領域２３ｂにほぼ重なっている。
ゲート電極２４ａは、ゲート絶縁膜２６ａに重なるように略長方形状に形成されている。ゲート電極２４ａの長辺はＹ方向に延びており、ゲート電極２４ａの短辺はＸ方向に延びている。ゲート電極２４ｂは、ゲート絶縁膜２６ｂに重なるように略長方形状に形成されている。ゲート電極２４ｂの長辺はＹ方向に延びており、ゲート電極２４ｂの短辺はＸ方向に延びている。
図３６は、図３５の半導体装置２０のＣ−Ｃ線における模式的断面図を示す。図３６に示すように、半導体基板２７の主面に、半導体領域２５が形成されている。図３６において、半導体領域２５と半導体基板２７とは同じ導電型であるが、異なる導電型であってもよい。ソース領域２２ａ、ドレイン領域２３ａ、ソース領域２２ｂ、ドレイン領域２３ｂ及び素子分離領域２１は、半導体領域２５の主面からＺ方向に一定の深さを有している。素子分離領域２１は、ソース領域２２ａ、ドレイン領域２３ａ、ソース領域２２ｂ及びドレイン領域２３ｂよりも、例えば、深く形成される。半導体領域２５のうちソース領域２２ａとドレイン領域２３ａとの間及びソース領域２２ｂとドレイン領域２３ｂとの間には、チャネル領域ｃｈが形成される。
図３７は、図３５の半導体装置２０のＤ−Ｄ線における模式的断面図を示す。図３７は、図３５において素子分離領域２１とソース領域２２ａ、ドレイン領域２３ａ、ソース領域２２ｂ及びドレイン領域２３ｂとの境界部分の断面図である。そのため、図３７に示すゲート絶縁膜２６ａの厚さは、図３６に示すゲート絶縁膜２６ａの厚さより小さい。このように、ゲート絶縁膜２６ａの厚さが小さい部分ｏｘに、後述する図３９及び図４０に示す寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａが形成される。また、ゲート絶縁膜２６ｂの厚さは、図３６に示すゲート絶縁膜２６ｂの厚さより小さい。このように、ゲート絶縁膜２６ｂの厚さが小さい部分ｏｘに、後述する図３９及び図４０に示す寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂが形成される。ゲート絶縁膜２６ａ及びゲート絶縁膜２６ｂの厚さが小さくなると、ゲート絶縁膜２６ａ及びゲート絶縁膜２６ｂの閾値電圧は低下する。
図３８は、図３５の半導体装置２０のＥ−Ｅ線における斜視断面図であり、トランジスタ２０ａを見た図である。図３８に示すように、トランジスタ２０ａは、ソース領域２２ａ、ドレイン領域２３ａ、ゲート電極２４ａ、ゲート絶縁膜２６ａ及び半導体領域２５を含む。Ｘ方向におけるドレイン領域２３ａの端部は素子分離領域２１と接している。ドレイン領域の端部が素子領域に接している構成は、例えば、図３２に示した従来例と同じである。なお、切断面の関係でソース領域２２ａと素子分離領域２１との境界部における関係は図３８には表れていないが、ソース領域２２ａの端部は素子分離領域２１に接している。
図３９は、図３５の半導体装置２０の主トランジスタと寄生トランジスタとの関係を示す模式的平面図である。図３９に示すように、トランジスタ２０ａは、主トランジスタＱ２０ａ、寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａを含む。トランジスタ２０ｂは、主トランジスタＱ２０ｂ、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂを含む。寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａは、トランジスタ２０ａのＹ方向すなわちチャネル幅Ｗ３及びチャネル幅Ｗ４の方向におけるチャネル領域ｃｈと素子分離領域２１との境界部に形成される。主トランジスタＱ２０ａは、寄生トランジスタＱ２１ａと寄生トランジスタＱ２２ａとの間に形成される。寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂは、トランジスタ２０ｂのＹ方向におけるチャネル領域ｃｈと素子分離領域２１との境界部に形成される。主トランジスタＱ２０ｂは、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂが形成されない半導体領域２５内のチャネル領域ｃｈに形成される。なお、半導体装置２０において、主トランジスタＱ２０ａ及び主トランジスタＱ２０ｂと、寄生トランジスタＱ２１ａ、寄生トランジスタＱ２２ａ、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂとの境界を明確に線引きすることは不可能であるが、本書では、説明の便宜上、このように区別している。寄生トランジスタは４個に限定されるものではなく多数存在する。
図４０は、図３９の半導体装置２０を模式的な等価回路図で示したものである。主トランジスタＱ２０ａのソース、ドレイン及びゲートには、寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａのソース、ドレイン及びゲートがそれぞれ接続されている。すなわち、主トランジスタＱ２０ａ、寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａが並列に接続されている。主トランジスタＱ２０ａ、寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａのソース及びゲートがそれぞれ共通のソースＳ及び共通のゲートＧを形成している。
また、主トランジスタＱ２０ｂのソース、ドレイン及びゲートには、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂのソース、ドレイン、及びゲートがそれぞれ接続されている。すなわち、主トランジスタＱ２０ｂ、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂが並列に接続されている。主トランジスタＱ２０ｂ、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂのソース及びゲートがそれぞれ共通のソースＳ及び共通のゲートＧを形成している。
さらに、主トランジスタＱ２０ａのドレインと主トランジスタＱ２０ｂのドレインとが接続されている。すなわち、主トランジスタＱ２０ａ、寄生トランジスタＱ２１ａ、寄生トランジスタＱ２２ａ、主トランジスタＱ２０ｂ、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂのドレインが共通のドレインＤを形成している。共通のソースＳ、共通のドレインＤ及び共通のゲートＧによって半導体装置２０が構成されている。
主トランジスタＱ２０ａのゲート厚ｔ２０ａは、寄生トランジスタＱ２１ａのゲート厚ｔ２１ａ及び寄生トランジスタＱ２２ａのゲート厚ｔ２２ａより大きく、ｔ２０ａ＞ｔ２１ａ（ｔ２２ａ）の関係を有することがある。この場合、主トランジスタＱ２０ａのゲート幅がある一定の範囲内では主トランジスタＱ２０ａの閾値電圧より寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａの閾値電圧は低くなることがある。また、寄生トランジスタＱ２１ａのゲート厚ｔ２１ａ及び寄生トランジスタＱ２２ａのゲート厚ｔ２２ａは、主トランジスタＱ２０ａのゲート厚ｔ２０ａと異なり製造上一定の範囲に抑えることは困難である。その厚さは図３１に示した厚さｏｘとなる。
主トランジスタＱ２０ｂのゲート厚ｔ２０ｂは、寄生トランジスタＱ２１ｂのゲート厚ｔ２１ｂ及び寄生トランジスタＱ２２ｂのゲート厚ｔ２２ｂより大きく、ｔ２０ｂ＞ｔ２１ｂ（ｔ２２ｂ）の関係を有することがある。この場合、主トランジスタＱ２０ｂのゲート幅がある一定の範囲内では主トランジスタＱ２０ｂの閾値電圧より寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂの閾値電圧は低くなることがある。また、寄生トランジスタＱ２１ｂのゲート厚ｔ２１ｂ及び寄生トランジスタＱ２２ｂのゲート厚ｔ２２ｂは、主トランジスタＱ２０ｂのゲート厚ｔ２０ｂと異なり製造上一定の範囲に抑えることは困難である。その厚さは図３１に示した厚さｏｘとなる。
寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａのチャネル表面電位と主トランジスタＱ２０ａのチャネル表面電位とは異なる。寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａは、ゲート絶縁膜が薄く出来上がることが多く、閾値電圧が低いので、ゲート・ソース間電圧（Ｖｇｓ）が低い状態でドレイン電流（Ｉｄ）が流れる。サブスレッショルド領域における主トランジスタＱ２０ａのドレイン電流は、寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａのドレイン電流よりも少なくなることが起こり得る。主トランジスタＱ２０ａのサブスレッショルド領域のドレイン電流を制御することによる所望の回路動作が、寄生トランジスタＱ２１ａ及び寄生トランジスタＱ２２ａのドレイン電流によって阻害されることがある。
寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂのチャネル表面電位と主トランジスタＱ２０ｂのチャネル表面電位とは異なる。寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂは、ゲート絶縁膜が薄く出来上がることが多く、閾値電圧が低いので、ゲート・ソース間電圧（Ｖｇｓ）が低い状態でドレイン電流（Ｉｄ）が流れる。サブスレッショルド領域における主トランジスタＱ２０ｂのドレイン電流は、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂのドレイン電流よりも少なくなることが起こり得る。主トランジスタＱ２０ｂのサブスレッショルド領域のドレイン電流を制御することによる所望の回路動作が、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂのドレイン電流によって阻害されることがある。
以上のように、図３５から図４０に示した半導体装置２０においては、寄生トランジスタＱ２１ａ、寄生トランジスタＱ２２ａ、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂを有するため、逆狭チャネル効果及びハンプ（キンク）現象が発生する。それにより、主トランジスタＱ２０ａ及び主トランジスタＱ２０ｂで期待される電気的特性と異なってしまうことがあり、寄生トランジスタＱ２１ａ、寄生トランジスタＱ２２ａ、寄生トランジスタＱ２１ｂ及び寄生トランジスタＱ２２ｂによる期待しない回路動作を引き起こす可能性がある。
上記問題を解決するために種々の対策が採られている。
特許文献１に開示された半導体装置では、ＳＴＩ構造を構成する素子分離溝を埋めるシリコン酸化膜（ＳｉＯ２膜）が基板表面上で素子分離溝の外側まで延在しかつ基板表面から上方にわずかに突出するように形成される。それにより、ＳｉＯ２膜上にゲート電極が延在しても基板中に電界集中が生じることなく、閾値電圧の変動の問題が回避される。
特許文献２に開示された半導体装置では、ＮＭＯＳ（Ｎチャネル型金属酸化物半導体電界効果トランジスタ）とＰＭＯＳ（Ｐチャネル型金属酸化物半導体電界効果トランジスタ）とで形状差を作ることで、熱プロセスにより生じたチャネル不純物の横方向の分布とバランスをとり、素子分離溝の上端部付近での閾値電圧がゲート電極中央部付近の閾値電圧と変わらないようにしている。そのため、素子分離溝の形成に伴い発生するＮＭＯＳの逆狭チャネル効果と、ＰＭＯＳの逆チャネル効果とを同時に抑制することができる。さらに、サブスレッショルド領域におけるハンプ（キンク）現象の発生を防ぐことができる。
特許文献３に開示された半導体装置では、トランジスタのゲート電極が覆うチャネルコーナー部分に位置するトレンチの側壁の傾斜を緩くしているため、ゲート電極からの電界集中を緩和することができ、ＳＴＩ構造特有のトランジスタのチャネルコーナー部分のしきい値電圧の低下を防止できる。
特許文献４に開示された半導体装置では、ＭＯＳトランジスタのゲート下部のチャネルエッジ部が、ソース・ドレイン領域を形成するための高濃度不純物イオンを注入する領域の外になるように構成される。チャネルエッジ部がＭＯＳトランジスタの動作領域外に存在するためハンプ（キンク）現象が発生しない。
特許文献５に開示された半導体装置では、素子形成領域と素子分離領域の境界近傍で実効的な抵抗がチャネル中央よりも大きくなるように素子形成領域又はゲート電極の形状が形成される。これにより、閾値の低いチャネル部分がドレイン電流に及ぼす影響を減少する。
特許４１３６１４５号公報 特開２００３−１６８７７９号公報 特許３３９７６９３号公報 特開２００１−１６０６２３号公報 特開平０７−０８６５８２号公報
特許文献１に記載の半導体装置では、ＳｉＯ２膜が基板表面から上方にわずかに突出するように形成されるため、半導体装置の製造工程数が増加しかつ半導体装置の製造工程が複雑になる。
特許文献２に記載の半導体装置では、ＮＭＯＳ及びＰＭＯSの形状差でチャネル不純物の横方向の分布とのバランスをとり、素子分離溝の上端部付近での閾値電圧がゲート電極中央部付近の閾値電圧と変わらないようにするため、半導体装置の製造工程数が増加しかつ半導体装置の製造工程が複雑になる。
特許文献３に記載の半導体装置では、トランジスタのゲート電極が覆うチャネルコーナー部分に位置するトレンチの側壁の傾斜を緩くする必要があるため、半導体装置の製造工程数が増加しかつ半導体装置の製造工程が複雑になる。
特許文献４に記載の半導体装置では、高濃度不純物イオン注入領域以外の活性領域がむき出しになっている。そのため、このむき出しの活性領域が他の電界の影響によってフィールド反転してしまい、ハンプ（キンク）現象が発生することがある。
特許文献５に記載の半導体装置では、素子形成領域と素子分離領域との境界近傍で実効的な抵抗がチャネル中央よりも大きくなるように素子形成領域又はゲート電極の形状を形成される。この場合、素子形成領域又はゲート電極の形状を調整する必要があるため、半導体装置の製造工程数が増加しかつ半導体装置の製造工程が複雑化する。
以上に説明した従来の半導体装置には、逆狭チャネル効果及びハンプ（キンク）現象を抑制するための対策が施されている。しかし、半導体装置の製造工程が複雑になるという不具合を有している。
そこで、本発明は、上記の不具合を解消した半導体装置及びそれを用いた半導体集積回路を提供することを目的とする。
本発明に係る第１の半導体装置は、第１導電型のチャネル領域と、第１導電型のチャネル領域上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極と、ゲート電極を挟みかつゲート電極に沿って相対して形成される第２導電型の第１領域及び第２導電型の第２領域と、第１領域、第２領域、及びチャネル領域が形成される第２導電型領域と、第２導電型領域の一部に形成される素子分離領域とを備える。ゲート電極はチャネル領域と素子分離領域との境界部を跨いで配線され、第１領域及び第２領域のチャネル幅方向において、第１領域の幅は第２領域の幅よりも短い。
本発明に係る第１の半導体装置の第１領域及び第２領域のチャネル幅方向において、第１領域の両端は、第２領域の両端よりも内側に位置し、第１領域及び第２領域のチャネル幅方向において、第１領域の両端は、素子分離領域と第２導電型領域との境界よりも内側に位置してもよい。
本発明に係る第２の半導体装置は、第１導電型の第１領域と、第１領域を挟むように形成される第１導電型の第２領域及び第１導電型の第３領域と、第１領域と第２領域との間に形成される第２導電型の第１チャネル領域と、第１領域と第３領域との間に形成される第２導電型の第２チャネル領域と、第１チャネル領域上に形成される第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成される第１ゲート電極と、第２チャネル領域上に形成される第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成される第２ゲート電極と、第１領域、第２領域、第３領域、第１チャネル領域及び第２チャネル領域が形成される第２導電型領域と、第２導電型領域を取り囲む素子分離領域とを備える。第１ゲート電極は第１チャネル領域と素子分離領域との境界部を跨いで配線される。第２ゲート電極は第２チャネル領域と素子分離領域との境界部を跨いで配線される。第１領域、第２領域及び第３領域のチャネル幅方向において、第１領域の幅は第２領域の幅及び第３領域の幅よりも短い。
本発明に係る第２の半導体装置の第１領域、第２領域及び第３領域のチャネル幅方向において、第１領域の両端は、第２領域及び第３領域の両端よりも内側に位置し、第１領域、第２領域及び第３領域のチャネル幅方向において、ゲート絶縁膜の両端よりも内側に位置してもよい。
本発明に係る第２の半導体装置は、素子分離領域と第１領域との間の第２導電型領域上に第３ゲート絶縁膜及び第４ゲート絶縁膜がさらに形成されてもよい。第３ゲート絶縁膜及び第４ゲート絶縁膜上に第３ゲート電極及び第４ゲート電極がさらに形成されてもよい。第１ゲート絶縁膜から第４ゲート絶縁膜は一体化され、第１ゲート電極から第４ゲート電極は一体化されてもよい。
本発明の半導体集積回路は、本発明に係る第１の半導体装置又は第２の半導体装置による少なくとも１つのトランジスタが用いられてもよい。
本発明の半導体集積回路は、本発明に係る第１の半導体装置又は第２の半導体装置による少なくとも２つのトランジスタが用いられ、少なくとも２つのトランジスタがソース共通結合又はドレイン共通結合がされた差動対トランジスタを含んでもよい。
トランジスタはＭＯＳトランジスタ動作領域の弱反転領域（サブスレッショルド領域）で作動するように構成されてもよい。
トランジスタはＭＯＳトランジスタ動作領域の強反転領域で作動するように構成されてもよい。
トランジスタはＭＯＳトランジスタ動作領域の非飽和領域で作動するように構成されてもよい。
トランジスタは、差動増幅器、カスコード回路、カレントミラー回路、コンパレータ及び演算増幅器の少なくとも１つに使用されてもよい。
本発明に係る第１又は第２の半導体装置によって、１つの半導体基板上にＭＯＳ型回路が構成されてもよい。
ＭＯＳ型回路がＣＭＯＳインバータであってもよい。
半導体集積回路の少なくとも１つのトランジスタに基板バイアス効果が生じるように基板電極が所定の電位に固定されていてもよい。
本発明によれば、マスクレイアウトの変更のみで製造工程数を増加させることなくかつ製造工程を複雑化することなく、逆狭チャネル効果及びハンプ（キンク）現象の発生が防止されかつトランジスタのオフ状態におけるリーク電流の低減が可能な半導体装置及びそれを用いた半導体集積回路を提供することができる。
本発明の第１の実施の形態に係る半導体装置の構成を示す模式的平面図である。 本発明の第１の実施の形態に係る半導体装置のＦ−Ｆ線における模式的断面図である。 本発明の第１の実施の形態に係る半導体装置のＧ−Ｇ線における模式的断面図である。 本発明の第１の実施の形態に係る半導体装置の主トランジスタと寄生トランジスタとの関係を示す模式的平面図である。 本発明の第１の実施の形態に係る半導体装置の主トランジスタと寄生トランジスタとの関係を示す回路図である。 本発明の第２の実施の形態に係る半導体装置の構成を示す模式的平面図である。 本発明の第２の実施の形態に係る半導体装置のＨ−Ｈ線における模式的断面図である。 本発明の第２の実施の形態に係る半導体装置のＩ−Ｉ線における模式的断面図である。 本発明の第２の実施の形態に係る半導体装置のＪ−Ｊ線における模式的斜視断面図である。 本発明の第２の実施の形態に係る半導体装置の主トランジスタと寄生トランジスタとの関係を示す模式的平面図である。 本発明の第２の実施の形態に係る半導体装置の主トランジスタと寄生トランジスタとの関係を示す回路図である。 本発明の第３の実施の形態に係る半導体装置の構成を示す模式的平面図である。 本発明の第３の実施の形態に係る半導体装置のＫ−Ｋ線における模式的断面図である。 本発明の第３の実施の形態に係る半導体装置のＬ−Ｌ線における模式的断面図である。 本発明の第３の実施の形態に係る半導体装置のＭ−Ｍ線における模式的斜視断面図である。 本発明の第３の実施の形態に係る半導体装置の主トランジスタと寄生トランジスタとの関係を示す模式的平面図である。 本発明の第３の実施の形態に係る半導体装置の主トランジスタと寄生トランジスタとの関係を示す回路図である。 本発明の第１の実施の形態から第３の実施の形態に係る半導体装置を半導体集積回路に用いた一例を示す回路図である。 図１８に示した半導体集積回路の差動対トランジスタの箇所を平面図で示した模式図である。 本発明の第１の実施の形態から第３の実施の形態に係る半導体装置を差動増幅器又は差動比較器に用いた一例を示す回路図である。 図２０の半導体装置のゲート・ソース間電圧（Ｖｇｓ）―ドレイン電流（Ｉｄ）特性を表すグラフである。 本発明の第１の実施の形態から第３の実施の形態に係る半導体装置をカスコード回路に用いた構成を示す回路図である。 本発明の第１の実施の形態から第３の実施の形態に係る半導体装置をＭＯＳ型回路に用いた構成を示す回路図である。 本発明の第１の実施の形態から第３の実施の形態に係る半導体装置をカレントミラー回路に用いた構成を示す回路図である。 本発明の第１の実施の形態から第３の実施の形態に係る半導体装置を差動増幅器に用いた構成を示す回路図である。 本発明の第１の実施の形態から第３の実施の形態に係る半導体装置をコンパレータに用いた構成を示す回路図である。 本発明の第１の実施の形態から第３の実施の形態に係る半導体装置を演算増幅器に用いた構成を示す回路図である。 本発明の第１の実施の形態から第３の実施の形態に係る半導体装置をＣＭＯＳインバータに用いた構成を示す回路図である。 従来の半導体装置の構成を示す模式的平面図である。 図２９の半導体装置のＡ−Ａ線における模式的断面図である。 図２９の半導体装置のＢ−Ｂ線における模式的断面図である。 図２９の半導体装置の主トランジスタと寄生トランジスタとの関係を示す模式的平面図である。 図２９の半導体装置の主トランジスタと寄生トランジスタとの関係を示す回路図である。 図２９の半導体装置のゲート・ソース間電圧（Ｖｇｓ）−ドレイン電流（Ｉｄ）特性を表すグラフである。 従来の半導体装置の他の例を示す模式的平面図である。 図３５の半導体装置のＣ−Ｃ線における模式的断面図である。 図３５の半導体装置のＤ−Ｄ線における模式的断面図である。 図３５の半導体装置のＥ−Ｅ線における模式的斜視断面図である。 図３５の半導体装置の主トランジスタと寄生トランジスタとの関係を示す模式的平面図である。 図３５の半導体装置の主トランジスタと寄生トランジスタとの関係を示す回路図である。
以下の実施の形態を説明するための全図において同一機能を有するものについては同一符号を付し、その繰り返しの説明は省略する。また、図１から図４、図６から図１０、図１２から図１６において、矢印Ｘ、矢印Ｙ及び矢印Ｚで示すように、互いに直交する３方向をＸ方向、Ｙ方向及びＺ方向と定義する。
（第１の実施の形態）
以下、本発明の第１の実施の形態について図面を参照しながら説明する。図１は、本発明の第１の実施の形態に係る半導体装置１００の構成を示す模式的平面図である。図２は、図１の半導体装置１００のＦ−Ｆ線における模式的断面図である。図３は、図１の半導体装置１００のＧ−Ｇ線における模式的断面図である。図４は、図１の半導体装置１００の主トランジスタと寄生トランジスタを示す模式的平面図である。図５は、図１の半導体装置１００の主トランジスタと寄生トランジスタとの関係を示す回路図である。
図１に示すように、半導体装置１００は、ソース領域１０２、ドレイン領域１０３、ゲート電極１０４、ゲート絶縁膜１０６及び半導体領域１０５を含み、トランジスタを構成している。半導体装置１００は、例えば、Ｓｉ（シリコン）半導体、ＳｉＣ（炭化シリコン）半導体、ＳｉＧｅ（シリコンゲルマニウム）半導体、ＧａＮ（窒化ガリウム）半導体等から形成される。
半導体領域１０５は、ソース領域１０２及びドレイン領域１０３が形成される領域であり、素子分離領域１０１に囲まれた領域である。ＮＭＯＳトランジスタを形成する場合には、シリコン基板と同じ、例えば、Ｐ型の領域からなる。素子分離領域１０１が形成されることで半導体領域１０５が一義的に画定される。
ドレイン領域１０３は、素子分離領域１０１からＹ方向にチャネル幅ΔＷの間隔をおいて、半導体領域１０５の主面に略長方形状に形成されている。ドレイン領域１０３の長辺はＹ方向すなわちチャネル幅Ｗ５及びチャネル幅Ｗ６の方向に延びており、ドレイン領域１０３の短辺はＸ方向すなわちチャネル長Ｌ３の方向に延びている。Ｘ方向におけるドレイン領域１０３の端部は素子分離領域１０１に接しているが、Ｙ方向におけるドレイン領域１０３の端部は素子分離領域１０１に接していない。なお、ドレイン領域１０３の端部は、素子分離領域１０１に接する必要はなく、ドレイン領域１０３と素子分離領域１０１との間に半導体領域１０５の一部が介在されるようにしてもよい。また、ドレイン領域１０３の端部を素子分離領域１０１に接しさせる場合に、素子分離領域１０１は、絶縁膜である必要はなく、例えば、Ｐ型又はＮ型のウェル領域であってもよい。
ソース領域１０２は、ドレイン領域１０３に対してＸ方向に一定間隔をおいて半導体領域１０５の主面に略長方形状に形成されている。ソース領域１０２の長辺はＹ方向に延びており、ソース領域１０２の短辺はＸ方向に延びている。Ｙ方向及びＸ方向におけるソース領域１０２の端部は素子分離領域１０１に接している。なお、Ｘ方向におけるソース領域２０２ａ及びソース領域２０２ｂの端部は素子分離領域２０１に接していなくともよい。
ソース領域１０２及びドレイン領域１０３は、シリコン基板とは逆導電型の例えばＮ型で形成され、ゲート電極１０４に沿い相対して形成される。なお、ソース領域１０２及びドレイン領域１０３は、略長方形状に限らず、正方形、円形、楕円形等であってもよい。
図１には、ソース領域１０２、ドレイン領域１０３のゲート電極１０４側の長辺（破線で表示）がゲート電極１０４の内側に入り込むように示したが、これに限定されない。例えば、ゲート電極１０４の端部とソース領域１０２、ドレイン領域１０３の上記長辺とが重なるように構成してもよい。また、ソース領域１０２、ドレイン領域１０３の上記長辺がゲート電極１０４から少し外側に配置されるように構成してもかまわない。上記の許容条件は第１の実施の形態だけではなく、後述する第２の実施の形態、第３の実施の形態にも同様に適用される。
Ｙ方向におけるドレイン領域１０３のチャネル幅Ｗ６は、Ｙ方向におけるソース領域１０２のチャネル幅Ｗ５よりも短い。すなわち、ドレイン領域１０３のチャネル幅Ｗ６方向の両端はソース領域１０２のチャネル幅Ｗ５方向の両端よりもチャネル領域ｃｈの中央部すなわち内側に位置されている。チャネル領域ｃｈは、シリコン基板と同じ例えばＰ型で形成されている。本書において、第１導電型がＰ型であるとき、第２導電型はＮ型となるが、この関係に限定されない。すなわち、第１導電型がＮ型であるとき、第２導電型はＰ型となる。
素子分離領域１０１は、ソース領域１０２及び、ドレイン領域１０３を取り囲むように半導体基板１０５の主面及びその内部に形成されている。素子分離領域１０１は、例えば、ＳＴＩ、ＤＴＩ又はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）で構成されている。素子分離領域１０１には、具体的には、二酸化シリコン（ＳｉＯ２）が埋め込まれている。なお、素子分離領域１０１の全領域を、例えば、ＳＴＩやＤＴＩで構成することが好ましいが、これに限定されない。例えば、素子分離領域１０１の一部がＰ型又はＮ型の、ウェル領域で形成されてもかまわない。また、素子分離領域１０１は、ソース領域１０２及びドレイン領域１０３を完全に取り囲む必要はない。
ゲート絶縁膜１０６は、ソース領域１０２とドレイン領域１０３との間の半導体領域１０５の上部に略長方形状に形成されている。Ｙ方向におけるゲート絶縁膜１０６の両端部は、素子分離領域１０１と繋がっている。Ｘ方向におけるゲート絶縁膜１０６の一端部は、ソース領域１０２にほぼ重なっている。Ｘ方向におけるゲート絶縁膜１０６の他端部は、ドレイン領域１０３にほぼ重なっている。
なお、ゲート絶縁膜１０６、ソース領域１０２、ドレイン領域１０３及び素子分離領域１０１の形状は、矩形状に限定されない。通常、この種の半導体装置の設計にあたっては、まず、ソース領域１０２、ドレイン領域１０３の大きさと形状が決定され、その形状に応じて素子分離領域１０１及びゲート絶縁膜１０６の形状が一義的に定められる。したがって、こうしたゲート絶縁膜と各種領域の形状は、矩形に限らず、例えば、円形状、半円状、楕円状、三角形状、六角形状、八角形状等が考えられる。
ゲート電極１０４は、ゲート絶縁膜１０６に重なるように略長方形状に形成されている。さらに、ゲート電極１０４は、ソース領域１０２とドレイン領域１０３との間に形成されたチャネル領域ｃｈと素子分離領域１０１との境界部を跨いで配線される。ゲート電極１０４の材料は、例えば、Ｐ型又はＮ型元素材料を高ドープし導電性を持たせたポリシリコンやアルミなどの導電性を有した金属等である。
図１に示した半導体装置１００の特徴は、第１に、ドレイン領域１０３のチャネル幅Ｗ６がソース領域１０２のチャネル幅Ｗ５に比べて短いことである。第２に、ドレイン領域１０３のチャネル幅Ｗ６の方向の端部が素子分離領域１０１に接していないことである。ドレイン領域１０３及びソース領域１０２のチャネル長Ｌ３の方向の端部は素子分離領域１０１に接している。なお、素子分離領域１０１は、ＳＴＩ、ＤＴＩで構成されてもよく、これらとＰ型又Ｎ型のウェル領域との組み合わせであってもよい。このような構成は、チャネル幅Ｗ６の方向でのドレイン領域１０３と素子分路領域１０１との接触を防止する。さらに具体的に述べると、素子分離領域１０１とチャネル領域ｃｈとの境界に存在する寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２がドレイン領域１０３と直結することを防止している。
なお、図１には、ソース領域１０２のチャネル幅Ｗ５とドレイン領域１０３のチャネル幅Ｗ６との関係がＷ６＜Ｗ５であるものを示した。しかし、チャネル幅Ｗ５をチャネル幅Ｗ６よりも小さくしてもよい。すなわち、チャネル幅Ｗ５とチャネル幅Ｗ６との関係がＷ５＜Ｗ６であってもよい。
図２は、図１の半導体装置１００のＦ−Ｆ線における模式的断面図である。図２に示すように、半導体基板１０７の主面に、半導体領域１０５が形成されている。図２において、半導体領域１０５と半導体基板１０７とは同じ導電型であるが、異なる導電型であってもよい。素子分離領域１０１、ソース領域１０２、ドレイン領域１０３は、半導体領域１０５の主面からＺ方向に一定の深さを有している。素子分離領域１０１は、ソース領域１０２及びドレイン領域１０３よりも深く形成される。なお、素子分離領域１０１は、ソース領域１０２及びドレイン領域１０３よりも浅く形成されてもよい。また、半導体領域１０５のうちソース領域１０２とドレイン領域１０３との間には、チャネル領域ｃｈが形成される。素子分離領域１０１の深さは、例えば、数十ｎｍから数百μｍである。なお、本書において半導体基板の中にはウェル領域も含む。例えば、本来の半導体基板にＰウェル領域を形成し、このＰウェル領域にＮＭＯＳトランジスタを形成する場合や、Ｎウェル領域内にＰＭＯＳトランジスタを形成する場合には、こうしたＰウェル領域又はＮウェル領域は本書での半導体基板の範疇に入る。また、ＮＭＯＳトランジスタを形成する場合に、ディープＮウェル領域の中にＰウェル領域を形成し、この中にＮＭＯＳトランジスタを作ることもある。こうした場合には、本発明での半導体基板１０７に相当するのはＰウェル領域となる。したがって、こうした構成下においては、半導体基板１０７をゲートとして用いる、いわゆるバックゲートはＰウェル領域（図示せず）となる。さらに、ディープＮウェル領域を広範囲に形成しておき、その中にＮウェル領域を形成するならば、そのＮウェル領域が素子分離の役割を担うと共に、この中にＰＭＯＳトランジスタを形成することができる。
図３は、図１の半導体装置１００のＧ−Ｇ線における模式的断面図である。図３は、図１において素子分離領域１０１とソース領域１０２及びドレイン領域１０３との境界部分の断面図である。そのため、図３に示すゲート絶縁膜１０６の厚さは、図２に示すゲート絶縁膜１０６の厚さより小さい。このように、ゲート絶縁膜１０６の厚さが小さい部分に、後述する図４及び図５に示す寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２が形成される。ゲート絶縁膜１０６の厚さが小さくなると、ゲート絶縁膜１０６の閾値電圧は低下する。一方、図１に示すように、ドレイン領域１０３の幅Ｗ６がソース領域１０２の幅Ｗ５よりも短いため、図３のゲート絶縁膜１０６が薄くなっている部分には、ドレイン領域１０３が存在しない。
図４は、図１の半導体装置１００における主トランジスタと寄生トランジスタとの関係を示す模式的平面図である。図４に示すように、半導体装置１００は、主トランジスタＱ１００、寄生トランジスタＱ１０１から寄生トランジスタＱ１０４を含む。寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２は、Ｙ方向すなわちチャネル幅Ｗ５及びチャネル幅Ｗ６の方向におけるチャネル領域ｃｈと素子分離領域１０１との境界部に形成されている。また、寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４は、チャネル領域ｃｈ内かつＹ方向における素子分離領域１０１とドレイン領域１０３との間に形成されている。寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４の大きさは、チャネル幅ΔＷの大きさにより決定される。また、主トランジスタＱ１００は、寄生トランジスタＱ１０１から寄生トランジスタＱ１０４の影響が極めて抑制された半導体領域１０５内のチャネル領域ｃｈに形成される。なお、半導体装置１００において、主トランジスタＱ１００と、寄生トランジスタＱ１０１、寄生トランジスタＱ１０２、寄生トランジスタ１０３及び寄生トランジスタ１０４との境界を明確に線引きすることは不可能であるが、本書では、説明の便宜上、このように区別している。寄生トランジスタは４個に限定されるものではなく多数存在する。
図５は、図４の半導体装置１００を模式的な等価回路図示したものである。主トランジスタＱ１００のソース及びゲートには、寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２のソース及びゲートがそれぞれ接続されている。寄生トランジスタＱ１０１は、寄生トランジスタＱ１０３を介して、主トランジスタＱ１００のドレインに接続され、寄生トランジスタＱ１０２は、寄生トランジスタＱ１０４を介して、主トランジスタＱ１００のドレインに接続される。すなわち、寄生トランジスタＱ１０１と寄生トランジスタＱ１０３とが直列接続され、寄生トランジスタＱ１０２と寄生トランジスタＱ１０４とが直列接続され、これら２組の直列接続と主トランジスタＱ１００とが並列接続される。主トランジスタＱ１００、寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２のソースが共通のソースＳを形成している。主トランジスタＱ１００、寄生トランジスタＱ１０１、寄生トランジスタＱ１０２、寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４のゲートが共通のゲートＧを形成している。主トランジスタＱ１００、寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４のドレインが共通のドレインＤを形成している。共通のソースＳ、共通のドレインＤ及び共通のゲートＧによって半導体装置１００が構成されている。
主トランジスタＱ１００のゲート厚ｔ１００は、寄生トランジスタＱ１０１のゲート厚ｔ１０１及び寄生トランジスタＱ１０２のゲート厚ｔ１０２より大きく、ｔ１００＞ｔ１０１（ｔ１０２）の関係を有することがある。この場合、主トランジスタＱ１００のゲート幅がある一定の範囲内では主トランジスタＱ１００の閾値電圧より寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２の閾値電圧低くなることがある。また、寄生トランジスタＱ１０１のゲート厚ｔ１０１及び寄生トランジスタＱ１０２のゲート厚ｔ１０２は、主トランジスタＱ１００のゲート厚ｔ１００と異なり、製造上一定の範囲に抑えることは困難である。さらに、寄生トランジスタＱ１０３のゲート厚ｔ１０３及び寄生トランジスタＱ１０４のゲート厚ｔ１０４は、主トランジスタＱ１００のゲート厚ｔ１００とほぼ同じである。そのため、寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４の閾値電圧は、主トランジスタＱ１００の閾値電圧とほぼ同じである。
寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２のチャネル表面電位と主トランジスタＱ１００のチャネル表面電位とは異なる。一方、寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４のチャネル表面電位と主トランジスタＱ１００のチャネル表面電位とはほぼ同じである。寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２は、閾値電圧が低いので、ゲート・ソース間電圧（Ｖｇｓ）が低い状態で表面電位が主トランジスタＱ１００、寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４よりも反転してしまう。そのため、寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２は、主トランジスタＱ１００、寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４に比べ電流が流れやすい状態となる。しかしながら、寄生トランジスタＱ１０１と寄生トランジスタＱ１０３とが直列接続され、寄生トランジスタＱ１０２と寄生トランジスタＱ１０４とが直列接続されているため、寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４が寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２の電流を妨げる。
以上のように、半導体装置１００は、寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２を有する。しかし、ドレイン領域１０３と寄生トランジスタＱ１０１との間及びドレイン領域１０３と寄生トランジスタＱ１０２との間に、寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４が形成されるため、寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２が低いゲート・ソース間電圧（Ｖｇｓ）で表面電位が反転しようとしても、寄生トランジスタＱ１０３及び寄生トランジスタＱ１０４が低いゲート・ソース間電圧（Ｖｇｓ）で表面電位が寄生トランジスタＱ１０１及び寄生トランジスタＱ１０２よりも反転しないため、逆狭チャネル効果が生じず、ハンプ（キンク）現象が発生しない。それにより、所望の表面電位以下のゲート電圧でトランジスタが導通してしまわず、オフ状態のリーク電流の低減にも寄与する。また、ドレイン領域１０３のチャネル幅Ｗ６をソース領域１０２のチャネル幅Ｗ５よりも短くするだけでよいため、マスクレイアウトの変更のみでよく、製造工程数が増加することなくかつ製造工程が複雑化することがない。
（第２の実施の形態）
次に、本発明の第２の実施の形態について図面を参照しながら説明する。図６は、本発明の第２の実施の形態に係る半導体装置２００の構成を示す模式的平面図である。図７は、図６の半導体装置２００のＨ−Ｈ線における模式的断面図である。図８は、図６の半導体装置２００のＩ−Ｉ線における模式的断面図である。図９は、図６の半導体装置２００のＪ−Ｊ線における斜視断面図である。図１０は、図６の半導体装置２００のトランジスタと寄生トランジスタを示す模式的平面図である。図１１は、図６の半導体装置２００のトランジスタと寄生トランジスタとの関係を示す回路図である。
図６に示すように、半導体装置２００は、トランジスタ２００ａ及びトランジスタ２００ｂを含む。半導体装置２００は、例えば、Ｓｉ半導体、ＳｉＣ半導体、ＳｉＧｅ半導体ＧａＮ半導体等から形成される。トランジスタ２００ａは、ドレイン領域２０３ａ、ソース領域２０２ａ、ゲート電極２０４ａ、ゲート絶縁膜２０６ａ及び半導体領域２０５を含む。トランジスタ２００ｂは、トランジスタ２００ａと同様に、ドレイン領域２０３ｂ、ソース領域２０２ｂ、ゲート電極２０４ｂ、ゲート絶縁膜２０６ｂ及び半導体領域２０５を含む。トランジスタ２００ａとトランジスタ２００ｂとは、Ｙ方向のＪ−Ｊ線を軸として、対称な構成を有する。
半導体領域２０５は、ソース領域２０２ａ、ドレイン領域２０３ａ、ソース領域２０２ｂ及びドレイン領域２０３ｂが形成される領域であり、素子分離領域２０１に囲まれた領域である。ＮＭＯＳトランジスタを形成する場合には、シリコン基板と同じ、例えば、Ｐ型の領域からなる。素子分離領域２０１が形成されることで半導体領域２０５が一義的に画定される。
ドレイン領域２０３ａ及びドレイン領域２０３ｂは、半導体領域２０５の主面に互いに隣接するようにそれぞれ略長方形状に形成されている。ドレイン領域２０３ａ及びドレイン領域２０３ｂは電気的に共通に接続されている。ドレイン領域２０３ａ及びドレイン領域２０３ｂの長辺はＹ方向すなわちチャネル幅Ｗ７及びチャネル幅Ｗ８の方向に延びており、ドレイン領域２０３ａ及びドレイン領域２０３ｂの短辺はＸ方向すなわちチャネル長Ｌ４ａ及びチャネルＬ４ｂの方向に延びている。Ｙ方向におけるドレイン領域２０３ａ及びドレイン領域２０３ｂの端部は素子分離領域２０１に接していない。なお、ドレイン領域２０３ａ及びドレイン領域２０３ｂの端部は、素子分離領域２０１に接する必要はなく、ドレイン領域２０３ａ及びドレイン領域２０３ｂと素子分離領域２０１との間に半導体領域２０５の一部が介在されるようにしてもよい。また、ドレイン領域２０３ａ及びドレイン領域２０３ｂの端部を素子分離領域２０１に接しさせる場合に、素子分離領域２０１は、絶縁膜である必要はなく、例えば、Ｐ型又はＮ型のウェル領域であってもよい。
ソース領域２０２ａは、ドレイン領域２０３ａに対してＸ方向に一定間隔をおいてかつ素子分離領域２０１からＹ方向に一定間隔をおいて、半導体領域２０５の主面に略長方形状に形成されている。ソース領域２０２ａの長辺はＹ方向に延びており、ソース領域２０２ａの短辺はＸ方向に延びている。ソース領域２０２ｂは、ドレイン領域２０３ｂに対してＸ方向に一定間隔をおいてかつ素子分離領域２０１からＹ方向に一定間隔をおいて、半導体領域２０５の主面に略長方形状に形成されている。ソース領域２０２ｂの長辺はＹ方向に延びており、ソース領域２０２ｂの短辺はＸ方向に延びている。Ｙ方向及びＸ方向におけるソース領域２０２ａ及びソース領域２０２ｂの端部は素子分離領域２０１に接している。なお、Ｘ方向におけるソース領域２０２ａ及びソース領域２０２ｂの端部は素子分離領域２０１に接していなくともよい。
ソース領域２０２ａ及びドレイン領域２０３ａは、シリコン基板とは逆導電型の例えばＮ型で形成され、ゲート電極２０４ａに沿い相対して形成される。また、ソース領域２０２ｂ及びドレイン領域２０３ｂは、シリコン基板とは逆導電型の例えばＮ型で形成され、ゲート電極２０４ｂに沿い相対して形成される。なお、ソース領域２０２ａ、ドレイン領域２０３ａ、ソース領域２０２ｂ及びドレイン領域２０３ｂは、略長方形状に限らず、正方形、円形、楕円形等であってもよい。
Ｙ方向におけるドレイン領域２０３aのチャネル幅Ｗ８は、Ｙ方向におけるソース領域２０２ａのチャネル幅Ｗ７よりも短い。Ｙ方向におけるドレイン領域２０３ｂのチャネル幅Ｗ８は、Ｙ方向におけるソース領域２０２ｂのチャネル幅Ｗ７よりも短い。すなわち、ドレイン領域２０３ａのチャネル幅Ｗ８方向の両端はソース領域２０２ａのチャネル幅Ｗ７方向の両端よりもチャネル領域ｃｈの中央部すなわち内側に位置されている。同様に、ドレイン領域２０３ｂのチャネル幅Ｗ８方向の両端はソース領域２０２ｂのチャネル幅Ｗ７方向の両端よりもチャネル領域ｃｈの中央部すなわち内側に位置されている。チャネル領域ｃｈは、シリコン基板と同じ例えばＰ型で形成されている。本書において、第１導電型がＰ型であるとき、第２導電型はＮ型となるが、この関係に限定されない。すなわち、第１導電型がＮ型であるとき、第２導電型はＰ型となる。Ｘ方向におけるソース領域２０２ａの端部からＸ方向におけるドレイン領域２０３ａの端部までのチャネル長Ｌ４ａは、Ｘ方向におけるソース領域２０２ｂの端部からＸ方向におけるドレイン領域２０３ｂの端部までのチャネル長Ｌ４ｂと同じである。
素子分離領域２０１は、ソース領域２０２ａ、ドレイン領域２０３ａ、ソース領域２０２ｂ及びドレイン領域２０３ｂを取り囲むように半導体領域２０５の主面及びその内部に形成されている。素子分離領域２０１とは、例えば、ＳＴＩ、ＤＴＩ又はＬＯＣＯＳで構成されている。素子分離領域２０１には、具体的には、二酸化シリコン（ＳｉＯ２）が埋め込まれている。なお、素子分離領域２０１の全領域を、例えば、ＳＴＩやＤＴＩで構成することが好ましいが、これに限定されない。例えば、素子分離領域２０１の一部がＰ型又はＮ型のウェル領域で形成されてもかまわない。また、素子分離領域２０１は、ソース領域２０２ａ、ドレイン領域２０３ａ、ソース領域２０２ｂ及びドレイン領域２０３ｂを完全に取り囲む必要はない。
ゲート絶縁膜２０６ａは、ソース領域２０２ａとドレイン領域２０３ａとの間の半導体領域２０５ａの上部に略長方形状に形成されている。Ｙ方向におけるゲート絶縁膜２０６ａの両端部は、素子分離領域２０１と繋がっている。Ｘ方向におけるゲート絶縁膜２０６ａの一端部は、ソース領域２０２ａにほぼ重なっている。Ｘ方向におけるゲート絶縁膜２０６ａの他端部は、ドレイン領域２０３ａにほぼ重なっている。
ゲート絶縁膜２０６ｂは、ソース領域２０２ｂとドレイン領域２０３ｂとの間の半導体領域２０５ｂの上部に略長方形状に形成されている。Ｙ方向におけるゲート絶縁膜２０６ｂの両端部は、素子分離領域２０１と繋がっている。Ｘ方向におけるゲート絶縁膜２０６ｂの一端部は、ソース領域２０２ｂにほぼ重なっている。Ｘ方向におけるゲート絶縁膜２０６ｂの他端部は、ドレイン領域２０３ｂにほぼ重なっている。
なお、ゲート絶縁膜２０６ａ、ゲート絶縁膜２０６ｂ、ソース領域２０２ａ、ドレイン領域２０３ａ、ソース領域２０２ｂ、ドレイン領域２０３ｂ及び素子分離領域２０１の形状は、矩形に限定されない。通常、この種の半導体装置の設計にあたっては、まず、ソース領域２０２ａ、ドレイン領域２０３ａ、ソース領域２０２ｂ及びドレイン領域２０３ｂの大きさと形状が決定され、その形状に応じて素子分離領域２０１、ゲート絶縁膜２０６ａ及びゲート絶縁膜２０６ｂの形状が一義的に定められる。したがって、こうしたゲート絶縁膜と各種領域の形状は、矩形に限らず、例えば、円形状、半円状、楕円状、三角形状、六角形状、八角形状等が考えられる。
ゲート電極２０４ａは、ゲート絶縁膜２０６ａに重なるように略長方形状に形成されている。ゲート電極２０４ｂは、ゲート絶縁膜２０６ｂに重なるように略長方形状に形成されている。ゲート電極２０４ａは、ソース領域２０２ａとドレイン領域２０３ａとの間に形成されたチャネル領域ｃｈと素子分離領域２０１との境界部を跨いで配線される。さらに、ゲート電極２０４ｂは、ソース領域２０２ｂとドレイン領域２０３ｂとの間に形成されたチャネル領域ｃｈと素子分離領域２０１との境界部を跨いで配線される。ゲート電極２０４ａ及びゲート電極２０４ｂの材料は、例えば、Ｐ型又はＮ型元素材料を高ドープし導電性を持たせたポリシリコンやアルミなどの導電性を有した金属等である。
なお、図６には、ソース領域２０２ａ及びソース領域２０２ｂのチャネル幅Ｗ７とドレイン領域２０３ａ及びドレイン領域２０３ｂのチャネル幅Ｗ８との関係がＷ８＜Ｗ７であるものを示した。しかし、チャネル幅Ｗ７をチャネル幅Ｗ８よりも小さくしてもよい。すなわち、チャネル幅Ｗ７とチャネル幅Ｗ８との関係がＷ７＜Ｗ８であってもよい。
図７は、図６の半導体装置２００のＨ−Ｈ線における模式的断面図を示す。図７に示すように、半導体基板２０７の主面に、半導体領域２０５が形成されている。図７において、半導体領域２０５と半導体基板２０７とは同じ導電型であるが、異なる導電型であってもよい。ソース領域２０２ａ、ドレイン領域２０３ａ、ソース領域２０２ｂ、ドレイン領域２０３ｂ及び素子分離領域２０１は、半導体領域２０５の主面からＺ方向に一定の深さを有している。素子分離領域２０１は、ソース領域２０２ａ、ドレイン領域２０３ａ、ソース領域２０２ｂ及びドレイン領域２０３ｂよりも深く形成される。半導体領域２０５のうちソース領域２０２ａとドレイン領域２０３ａとの間及びソース領域２０２ｂとドレイン領域２０３ｂとの間には、チャネル領域ｃｈが形成される。素子分離領域２０１の深さは、例えば、数十ｎｍから数百μｍである。なお、本書において半導体基板の中にはウェル領域も含む。例えば、本来の半導体基板にＰウェル領域を形成し、このＰウェル領域にＮＭＯＳトランジスタを形成する場合や、Ｎウェル領域内にＰＭＯＳトランジスタを形成する場合には、こうしたＰウェル領域又はＮウェル領域は本書での半導体基板の範疇に入る。また、ＮＭＯＳトランジスタを形成する場合に、ディープＮウェル領域の中にＰウェル領域を形成し、この中にＮＭＯＳトランジスタを作ることもある。こうした場合には、本発明での半導体基板２０７に相当するのはＰウェル領域となる。したがって、こうした構成下においては、半導体基板２０７をゲートとして用いるいわゆるバックゲートはＰウェル領域（図示せず）となる。さらに、ディープＮウェル領域を広範囲に形成しておき、その中にＮウェル領域を形成するならば、そのＮウェル領域が素子分離の役割を担うと共に、この中にＰＭＯＳトランジスタを形成することができる。
図８は、図６の半導体装置２００のＩ−Ｉ線における模式的断面図である。図８は、図６において素子分離領域２０１とソース領域２０２ａ、ドレイン領域２０３ａ、ソース領域２０２ｂ及びドレイン領域２０３ｂとの境界部分の断面図である。そのため、図８に示すゲート絶縁膜２０６ａの厚さは、図７に示すゲート絶縁膜２０６ａの厚さより小さい。このように、ゲート絶縁膜２０６ａの厚さが小さい部分に、後述する図１０及び図１１に示す寄生トランジスタＱ２０１ａ及び寄生トランジスタＱ２０２ａが形成される。また、図８に示すゲート絶縁膜２０６ｂの厚さは、図７に示すゲート絶縁膜２０６ｂの厚さより小さい。このように、ゲート絶縁膜２０６ｂの厚さが小さい部分に、後述する図１０及び図１１に示す寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂが形成される。ゲート絶縁膜２０６ａ及びゲート絶縁膜２０６ｂの厚さが小さくなると閾値電圧は低下する。一方、図６に示すように、ドレイン領域２０３ａの幅Ｗ８がソース領域２０２ａの幅Ｗ７よりも短いため、図８のゲート絶縁膜２０６ａが薄くなっている部分には、ドレイン領域２０３ａが存在しない。また、ドレイン領域２０３ｂの幅Ｗ８がソース領域２０２ｂの幅Ｗ７よりも短いため、ゲート絶縁膜２０６ｂが薄くなっている部分には、ドレイン領域２０３ｂが存在しない。
図９は、図６の半導体装置２００のＪ−Ｊ線における斜視断面図であり、トランジスタ２００ａを見た図である。図９に示すように、トランジスタ２００ａは、ソース領域２０２ａ、ドレイン領域２０３ａ、ゲート電極２０４ａ、ゲート絶縁膜２０６ａ及び半導体領域２０５を含む。Ｘ方向におけるドレイン領域２０３ａの端部は、素子分離領域２０１と接していない。なお、切断面の関係でソース領域２０２ａと素子分離領域２０１との境界部における関係は、図９には現れていないが、ソース領域２０２ａの端部は素子分離領域２０１に接している。
図１０は、図６の半導体装置２００の主トランジスタと寄生トランジスタとの関係を示す模式的平面図である。図１０に示すように、トランジスタ２００ａは、主トランジスタＱ２００ａ、寄生トランジスタＱ２０１ａ及び寄生トランジスタＱ２０２ａを含む。トランジスタ２００ｂは、主トランジスタＱ２００ｂ、寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂを含む。寄生トランジスタＱ２０１ａ及び寄生トランジスタＱ２０２ａは、トランジスタ２００ａのＹ方向すなわちチャネル幅Ｗ７及びチャネル幅Ｗ８の方向におけるチャネル領域ｃｈと素子分離領域２０１との境界部に形成される。寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂは、トランジスタ２００ｂのＹ方向におけるチャネル領域ｃｈと素子分離領域２０１との境界部に形成される。
寄生トランジスタＱ２０３ａ及び寄生トランジスタＱ２０４ａは、チャネル領域ｃｈ内かつＹ方向における素子分離領域２０１とドレイン領域２０３ａとの間に形成されている。寄生トランジスタＱ２０３ａ及び寄生トランジスタＱ２０４ａの大きさは、素子分離領域２０５とドレイン領域２０３ａとの間隔により決定される。寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂは、チャネル領域ｃｈ内かつＹ方向における素子分離領域２０１とドレイン領域２０３ｂとの間に形成されている。寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂの大きさは、素子分離領域２０５とドレイン領域２０３ｂとの間隔により決定される。
主トランジスタＱ２００ａは、寄生トランジスタＱ２０１ａ、寄生トランジスタＱ２０２ａ、寄生トランジスタＱ２０３ａ及び寄生トランジスタＱ２０４ａの影響が極めて抑制された半導体領域２０５内のチャネル領域ｃｈに形成される。主トランジスタＱ２００ｂは、寄生トランジスタＱ２０１ｂ、寄生トランジスタＱ２０２ｂ、寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂの影響が極めて抑制された半導体領域２０５内のチャネル領域ｃｈに形成される。なお、半導体装置２００において、主トランジスタＱ２００ａ及び主トランジスタＱ２００ｂと、寄生トランジスタＱ１０１ａから寄生トランジスタＱ１０４ａ、寄生トランジスタ１０１ｂから寄生トランジスタ１０４ｂとの境界を明確に線引きすることは不可能であるが、本書では、説明の便宜上、このように区別している。寄生トランジスタは８個に限定されるものではなく多数存在する。
図１１は、図１０の半導体装置２００を模式的な等価回路図で示したものである。主トランジスタＱ２００ａのソース及びゲートには、寄生トランジスタＱ２０１ａ及び寄生トランジスタＱ２０２ａのソース及びゲートがそれぞれ接続されている。寄生トランジスタＱ２０１ａは、寄生トランジスタＱ２０３ａを介して、主トランジスタＱ２００ａのドレインに接続され、寄生トランジスタＱ２０２ａは、寄生トランジスタＱ２０４ａを介して、主トランジスタＱ２００ａのドレインに接続される。すなわち、寄生トランジスタＱ２０１ａと寄生トランジスタＱ２０３ａとが直列接続され、寄生トランジスタＱ２０２ａと寄生トランジスタＱ２０４ａとが直列接続され、これら２つの直列接続体と主トランジスタＱ２００ｂとが並列接続されている。主トランジスタＱ２００ａ、寄生トランジスタＱ２０１ａ及び寄生トランジスタＱ２０２ａのソースが共通のソースＳを形成している。主トランジスタＱ２００ａ、寄生トランジスタＱ２０１ａ、寄生トランジスタＱ２０２ａ、寄生トランジスタＱ２０３ａ及び寄生トランジスタＱ２０４ａのゲートが共通のゲートＧを形成している。
また、主トランジスタＱ２００ｂのソース及びゲートには、寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂのソース及びゲートがそれぞれ接続されている。寄生トランジスタＱ２０１ｂは、寄生トランジスタＱ２０３ｂを介して、主トランジスタＱ２００ｂのドレインに接続され、寄生トランジスタＱ２０２ｂは、寄生トランジスタＱ２０４ｂを介して、主トランジスタＱ２００ｂのドレインに接続される。すなわち、寄生トランジスタＱ２０１ｂと寄生トランジスタＱ２０３ｂとが直列接続され、寄生トランジスタＱ２０２ｂと寄生トランジスタＱ２０４ｂとが直列接続され、これら２つの直列接続体と主トランジスタＱ２０１ｂとが並列接続されている。主トランジスタＱ２００ｂ、寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂのソースが共通のソースＳを形成している。主トランジスタＱ２００ｂ、寄生トランジスタＱ２０１ｂ、寄生トランジスタＱ２０２ｂ、寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂのゲートが共通のゲートＧを形成している。
さらに、主トランジスタＱ２００ａ、寄生トランジスタＱ２０３ａ、寄生トランジスタＱ２０４ａのドレイン、主トランジスタＱ２００ｂ、寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂのドレインが共通のドレインＤを形成している。共通のソースＳ、共通のドレインＤ及び共通のゲートＧによって半導体装置２００が構成されている。
主トランジスタＱ２００ａのゲート厚ｔ２００ａは、寄生トランジスタＱ２０１ａのゲート厚ｔ２０１ａ及び寄生トランジスタＱ２０２ａのゲート厚ｔ２０２ａより大きく、ｔ２００ａ＞ｔ２０１ａ（ｔ２０２ａ）の関係を有することがある。この場合、主トランジスタＱ２００ａのゲート幅がある一定の範囲内では主トランジスタＱ２００ａの閾値電圧より寄生トランジスタＱ２０１ａ及び寄生トランジスタＱ２０２ａの閾値電圧は低くなることがある。
寄生トランジスタＱ２０１ａのゲート厚ｔ２０１ａ及び寄生トランジスタＱ２０２ａのゲート厚ｔ２０２ａは、主トランジスタＱ２００ａのゲート厚ｔ２００ａと異なり、製造上一定の範囲に抑えることは困難である。さらに、寄生トランジスタＱ２０３ａのゲート厚ｔ２０３ａ及び寄生トランジスタＱ２０４ａのゲート厚ｔ２０４ａは、主トランジスタＱ２００ａのゲート厚ｔ２００ａとほぼ同じである。そのため、寄生トランジスタＱ２０３ａ及び寄生トランジスタＱ２０４ａの閾値電圧は、主トランジスタＱ２００ａの閾値電圧とほぼ同じである。
主トランジスタＱ２００ｂのゲート厚ｔ２００ｂは、寄生トランジスタＱ２０１ｂのゲート厚ｔ２０１ｂ及び寄生トランジスタＱ２０２ｂのゲート厚ｔ２０２ｂより大きく、ｔ２００ｂ＞ｔ２０１ｂ（ｔ２０２ｂ）の関係を有することがある。この場合、主トランジスタＱ２００ｂのゲート幅がある一定の範囲内では主トランジスタＱ２００ｂの閾値電圧より寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂの閾値電圧は、主トランジスタＱ２００ｂの閾値電圧より低くなることがある。
寄生トランジスタＱ２０１ｂのゲート厚ｔ２０１ｂ及び寄生トランジスタＱ２０２ｂのゲート厚ｔ２０２ｂは、主トランジスタＱ２００ｂのゲート厚ｔ２００ｂと異なり、製造上一定の範囲に抑えることは困難である。さらに、寄生トランジスタＱ２０３ｂのゲート厚ｔ２０３ｂ及び寄生トランジスタＱ２０４ｂのゲート厚ｔ２０４ｂは、主トランジスタＱ２００ｂのゲート厚ｔ２００ｂとほぼ同じである。そのため、寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂの閾値電圧は、主トランジスタＱ２００ｂの閾値電圧とほぼ同じである。
寄生トランジスタＱ２０１ａ及び寄生トランジスタＱ２０２ａのチャネル表面電位と主トランジスタＱ２００ａのチャネル表面電位とは異なる。一方、寄生トランジスタＱ２０３ａ及び寄生トランジスタＱ２０４ａのチャネル表面電位と主トランジスタＱ２００ａのチャネル表面電位とはほぼ同じである。寄生トランジスタＱ２０１ａ及び寄生トランジスタＱ２０２ａは、閾値電圧が低いので、ゲート・ソース間電圧（Ｖｇｓ）が低い状態で表面電位が主トランジスタＱ２００ａ、寄生トランジスタＱ２０３ａ及び寄生トランジスタＱ２０４ａよりも反転してしまう。そのため、寄生トランジスタＱ２０１ａ及び寄生トランジスタＱ２０２ａは、主トランジスタＱ２００ａ、寄生トランジスタＱ２０３ａ及び寄生トランジスタＱ２０４ａに比べ電流が流れやすい状態となる。しかしながら、寄生トランジスタＱ２０１ａと寄生トランジスタＱ２０３ａとが直列接続され、寄生トランジスタＱ２０２ａと寄生トランジスタＱ２０４ａとが直列接続されているため、寄生トランジスタＱ２０３ａ及び寄生トランジスタＱ２０４ａが寄生トランジスタＱ２０１ａ及び寄生トランジスタＱ２０２ａの電流を妨げる。
寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂのチャネル表面電位と主トランジスタＱ２００ｂのチャネル表面電位とは異なる。一方、寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂのチャネル表面電位と主トランジスタＱ２００ｂのチャネル表面電位とはほぼ同じである。寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂは、閾値電圧が低いので、ゲート・ソース間電圧（Ｖｇｓ）が低い状態で表面電位が主トランジスタＱ２００ｂ、寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂよりも反転してしまう。そのため、寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂは、主トランジスタＱ２００ｂ、寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂに比べ電流が流れやすい状態となる。しかしながら、寄生トランジスタＱ２０１ｂと寄生トランジスタＱ２０３ｂとが直列接続され、寄生トランジスタＱ２０２ｂと寄生トランジスタＱ２０４ｂとが直列接続されているため、寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂが寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂの電流を妨げる。
以上のように、半導体装置２００は、寄生トランジスタＱ２０１ａ、寄生トランジスタＱ２０２ａ、寄生トランジスタＱ２０１ｂ及び寄生トランジスタＱ２０２ｂを有する。しかし、ドレイン領域２０３ａと寄生トランジスタＱ２０１ａとの間及びドレイン領域２０３ａと寄生トランジスタＱ２０２ａとの間に、寄生トランジスタＱ２０３ａ及び寄生トランジスタＱ２０４ａが形成され、ドレイン領域２０３ｂと寄生トランジスタＱ２０１ｂとの間及びドレイン領域２０３ｂと寄生トランジスタＱ２０２ｂとの間に、寄生トランジスタＱ２０３ｂ及び寄生トランジスタＱ２０４ｂが形成されるため、寄生トランジスタＱ２０１ａ、寄生トランジスタＱ２０２ａ、寄生トランジスタＱ２０１ｂ寄生トランジスタＱ２０２ｂがゲート・ソース間電圧（Ｖｇｓ）で表面電位が反転しようとしても、寄生トランジスタＱ２０３ａ、寄生トランジスタＱ２０４ａ、寄生トランジスタ２０３ｂ及び寄生トランジスタ２０４ｂが低いゲート・ソース間電圧（Ｖｇｓ）で表面電位が寄生トランジスタＱ２０１ａ、寄生トランジスタＱ２０２ａ、寄生トランジスタＱ２０１ｂ及び寄生トランジスタ２０２ｂよりも反転しないため、逆狭チャネル効果が生じず、ハンプ（キンク）現象が発生しない。それにより、所望の表面電位以下のゲート電圧でトランジスタが導通してしまわず、オフ状態のリーク電流の低減にも寄与する。また、ドレイン領域２０３ａのチャネル幅Ｗ８をソース領域２０２ａのチャネル幅Ｗ７よりも短くし、ドレイン領域２０３ｂのチャネル幅Ｗ８をソース領域２０２ｂのチャネル幅Ｗ７よりも短くするだけでよいため、マスクレイアウトの変更のみでよく、製造工程数が増加することなくかつ製造工程が複雑化することがない。
（第３の実施の形態）
次に、本発明の第３の実施の形態について図面を参照しながら説明する。図１２は、本発明の第３の実施の形態に係る半導体装置の構成を示す模式的平面図である。図１３は、図１２の半導体装置のＫ−Ｋ線における模式的断面図である。図１４は、図１２の半導体装置のＬ−Ｌ線における模式的断面図である。図１５は、図１２の半導体装置のＭ−Ｍ線における斜視断面図である。図１６は、図１２の半導体装置のトランジスタと寄生トランジスタを示す模式的平面図である。図１７は、図１２の半導体装置のトランジスタと寄生トランジスタとの関係を示す回路図である。
図１２に示すように、半導体装置３００は、トランジスタ３００ａ及びトランジスタ３００ｂを含む。半導体装置３００は、例えば、Ｓｉ半導体、ＳｉＣ半導体、ＳｉＧｅ半導体、ＧａＮ半導体等から形成される。トランジスタ３００ａは、ドレイン領域３０３ａ、ソース領域３０２ａ、ゲート電極３０４ａ、ゲート絶縁膜３０６ａ及び半導体領域３０５を含む。トランジスタ３００ｂは、トランジスタ３００ａと同様に、ドレイン領域３０３ｂ、ソース領域３０２ｂ、ゲート電極３０４ｂ、ゲート絶縁膜３０６ｂ及び半導体領域３０５を含む。トランジスタ３００ａとトランジスタ３００ｂとは、Ｙ方向のＫ−Ｋ線を軸として、対称な構成を有する。
半導体領域３０５は、ソース領域３０２ａ、ドレイン領域３０３ａ、ソース領域３０２ｂ及びドレイン領域３０３ｂが形成される領域であり、素子分離領域３０１に囲まれた領域である。ＮＭＯＳトランジスタを形成する場合には、シリコン基板と同じ、例えば、Ｐ型の領域からなる。素子分離領域３０１が形成されることで半導体領域３０５が一義的に画定される。
ドレイン領域３０３ａ及びドレイン領域３０３ｂは、半導体領域３０５の主面に互いに隣接するようにそれぞれ略長方形状に形成されている。ドレイン領域３０３ａ及びドレイン領域３０３ｂは電気的に共通に接続されている。ドレイン領域３０３ａ及びドレイン領域３０３ｂの長辺はＹ方向すなわちチャネル幅Ｗ９及びチャネル幅Ｗ１０の方向に延びており、ドレイン領域３０３ａ及びドレイン領域３０３ｂの短辺はＸ方向すなわちチャネル長Ｌ５ａ及びチャネル長Ｌ５ｂの方向に延びている。Ｙ方向におけるドレイン領域３０３ａ及びドレイン領域３０３ｂの端部は素子分離領域３０１に接していない。なお、ドレイン領域３０３ａ及びドレイン領域３０３ｂの端部は、素子分離領域３０１に接する必要はなく、ドレイン領域３０３ａ及びドレイン領域３０３ｂと素子分離領域３０１との間に半導体領域３０５の一部が介在されるようにしてもよい。また、ドレイン領域３０３ａ及びドレイン領域３０３ｂの端部を素子分離領域３０１に接しさせる場合に、素子分離領域３０１は、絶縁膜である必要はなく、例えば、Ｐ型又はＮ型のウェル領域であってもよい。
ソース領域３０２ａは、ドレイン領域３０３ａに対してＸ方向に一定間隔をおいてかつ素子分離領域３０１からＹ方向に一定間隔をおいて、半導体領域３０５の主面に略長方形状に形成されている。ソース領域３０２ａの長辺はＹ方向に延びており、ソース領域３０２ａの短辺はＸ方向に延びている。ソース領域３０２ｂは、ドレイン領域３０３ｂに対してＸ方向に一定間隔をおいてかつ素子分離領域３０１からＹ方向に一定間隔をおいて、半導体領域３０５の主面に略長方形状に形成されている。ソース領域３０２ｂの長辺はＹ方向に延びており、ソース領域３０２ｂの短辺はＸ方向に延びている。Ｙ方向及びＸ方向におけるソース領域３０２ａ及びソース領域３０２ｂの端部は素子分離領域３０１に接している。なお、Ｘ方向におけるソース領域３０２ａ及びソース領域３０２ｂの端部は素子分離領域３０１に接していなくともよい。
ソース領域３０２ａ及びドレイン領域３０３ａは、シリコン基板とは逆導電型の例えばＮ型で形成され、ゲート電極３０４ａに沿い相対して形成される。また、ソース領域３０２ｂ及びドレイン領域３０３ｂは、シリコン基板とは逆導電型の例えばＮ型で形成され、ゲート電極３０４ｂに沿い相対して形成される。なお、ソース領域３０２ａ、ドレイン領域３０３ａ、ソース領域３０２ｂ及びドレイン領域３０３ｂは、略長方形状に限らず、正方形、円形、楕円形等であってもよい。
Ｙ方向におけるドレイン領域３０３aのチャネル幅Ｗ１０は、Ｙ方向におけるソース領域３０２ａのチャネル幅Ｗ９よりも短い。Ｙ方向におけるドレイン領域３０３ｂのチャネル幅Ｗ１０は、Ｙ方向におけるソース領域３０２ｂのチャネル幅Ｗ９よりも短い。すなわち、ドレイン領域３０３ａのチャネル幅Ｗ１０方向の両端はソース領域３０２ａのチャネル幅Ｗ９方向の両端よりもチャネル領域ｃｈの中央部すなわち内側に位置されている。同様に、ドレイン領域３０３ｂのチャネル幅Ｗ１０方向の両端はソース領域３０２ｂのチャネル幅Ｗ９方向の両端よりもチャネル領域ｃｈの中央部すなわち内側に位置されている。チャネル領域ｃｈは、シリコン基板と同じ例えばＰ型で形成されている。本書において、第１導電型がＰ型であるとき、第２導電型はＮ型となるが、この関係に限定されない。すなわち、第１導電型がＮ型であるとき、第２導電型はＰ型となる。Ｘ方向におけるソース領域３０２ａの端部からＸ方向におけるドレイン領域３０３ａの端部までのチャネル長Ｌ５ａは、Ｘ方向におけるソース領域３０２ｂの端部からＸ方向におけるドレイン領域３０３ｂの端部までのチャネル長Ｌ５ｂと同じである。
素子分離領域３０１は、ソース領域３０２ａ、ドレイン領域３０３ａ、ソース領域３０２ｂ及びドレイン領域３０３ｂを取り囲むように形成されている。素子分離領域３０１とは、例えば、ＳＴＩ、ＤＴＩ又はＬＯＣＯＳで構成されている。素子分離領域３０１には、具体的には、二酸化シリコン（ＳｉＯ２）が埋め込まれている。なお、素子分離領域３０１の全領域を、例えば、ＳＴＩやＤＴＩで構成することが好ましいが、これに限定されない。例えば、素子分離領域３０１の一部がＰ型又はＮ型のウェル領域で形成されてもかまわない。また、素子分離領域３０１は、ソース領域３０２ａ、ドレイン領域３０３ａ、ソース領域３０２ｂ及びドレイン領域３０３ｂを完全に取り囲む必要はない。
ゲート絶縁膜３０６ａは、ソース領域３０２ａとドレイン領域３０３ａとの間の半導体領域３０５ａの上部、及びドレイン領域３０３ａと素子分離領域３０１との間の半導体領域３０５ａの上部に形成されている。Ｙ方向におけるゲート絶縁膜３０６ａの両端部は、素子分離領域３０１と繋がっている。Ｘ方向におけるゲート絶縁膜３０６ａの一端部は、ソース領域３０２ａにほぼ重なっている。Ｘ方向におけるゲート絶縁膜３０６ａの他端部は、ドレイン領域３０３ａにほぼ重なっている。
ゲート絶縁膜３０６ｂは、ソース領域３０２ｂとドレイン領域３０３ｂとの間の半導体領域３０５ｂの上部、及びドレイン領域３０３ｂと素子分離領域３０１との間の半導体領域３０５ｂの上部に形成されている。Ｙ方向におけるゲート絶縁膜３０６ｂの両端部は、素子分離領域３０１と繋がっている。Ｘ方向におけるゲート絶縁膜３０６ｂの一端部は、ソース領域３０２ｂにほぼ重なっている。Ｘ方向におけるゲート絶縁膜３０６ｂの他端部は、ドレイン領域３０３ｂにほぼ重なっている。
本発明の第３の実施の形態では、ゲート絶縁膜３０６a及びゲート絶縁膜３０６ｂは一体的に形成されて矩形の枠形状に形成されている。すなわち、平面視状、ドレイン領域３０３ａ及びドレイン領域３０３ｂの周囲は、ゲート絶縁膜３０６ａ及びゲート絶縁膜３０６ｂで囲まれている。枠形状のゲート絶縁膜の外縁部のうち、Ｙ方向における両端部は素子分離領域３０１に重なっており、Ｘ方向における両端部はそれぞれソース領域３０２ａ及びソース領域３０２ｂに重なっている。枠形状のゲート絶縁膜の内縁部はドレイン領域３０３ａ及びドレイン領域３０３ｂに重なっている。
なお、ゲート絶縁膜３０６ａ、ゲート絶縁膜３０６ｂ、ソース領域３０２ａ、ドレイン領域３０３ａ、ソース領域３０２ｂ、ドレイン領域３０３ｂ及び素子分離領域３０１の形状は、矩形に限定されない。通常、この種の半導体装置の設計にあたっては、まず、ソース領域３０２ａ、ドレイン領域３０３ａ、ソース領域３０２ｂ及びドレイン領域３０３ｂの大きさと形状が決定され、その形状に応じて素子分離領域３０１、ゲート絶縁膜３０６ａ及びゲート絶縁膜３０６ｂの形状が一義的に定められる。したがって、こうしたゲート絶縁膜と各種領域の形状は、矩形に限らず、例えば、円形状、半円状、楕円状、三角形状、六角形状、八角形状等が考えられる。
ゲート電極３０４ａは、ゲート絶縁膜３０６ａに重なるように形成されている。ゲート電極３０４ｂは、ゲート絶縁膜３０６ｂに重なるように形成されている。ゲート電極３０４ａは、ソース領域３０２ａとドレイン領域３０３ａとの間に形成されたチャネル領域ｃｈと素子分離領域３０１との境界部を跨いで配線される。さらに、ゲート電極３０４ｂは、ソース領域３０２ｂとドレイン領域３０３ｂとの間に形成されたチャネル領域ｃｈと素子分離領域３０１との境界部を跨いで配線される。ゲート電極３０４ａ及びゲート電極３０４ｂの材料は、例えば、Ｐ型又はＮ型元素材料を高ドープし導電性を持たせたポリシリコンやアルミなどの導電性を有した金属等である。
本発明の第３の実施の形態では、ゲート電極３０４a及びゲート電極３０４ｂは一体化されて矩形の枠形状に形成されている。枠形状のゲート絶縁膜の外縁部のうち、Ｙ方向における両端部は素子分離領域３０１に重なっており、Ｘ方向における両端部はそれぞれソース領域３０２ａ及びソース領域３０２ｂに重なっている。枠形状のゲート電極の内縁部はドレイン領域３０３ａ及びドレイン領域３０３ｂにほぼ重なっている。なお、ゲート電極３０４ａ及びゲート電極３０４ｂは、ドレイン領域３０３ａ及びドレイン領域３０３ｂを完全に包囲する必要はなく、例えば、Ｕ字状になるように形成されてもよい。
図１３は、図１２の半導体装置３００のＫ−Ｋ線における模式的断面図である。図１３に示すように、半導体基板３０７の主面に、半導体領域３０５が形成されている。図１３において、半導体領域３０５と半導体基板３０７とは同じ導電型であるが、異なる導電型であってもよい。ソース領域３０２ａ、ドレイン領域３０３ａ、ソース領域３０２ｂ、ドレイン領域３０３ｂ及び素子分離領域３０１は、半導体領域３０５の主面からＺ方向に一定の深さを有している。素子分離領域３０１は、ソース領域３０２ａ、ドレイン領域３０３ａ、ソース領域３０２ｂ及びドレイン領域３０３ｂよりも深く形成される。半導体領域３０５のうちソース領域３０２ａとドレイン領域３０３ａとの間及びソース領域３０２ｂとドレイン領域３０３ｂとの間には、チャネル領域ｃｈが形成される。素子分離領域３０１の深さは、例えば、数十ｎｍから数百μｍである。なお、本書において半導体基板の中にはウェル領域も含む。例えば、本来の半導体基板にＰウェル領域を形成し、このＰウェル領域にＮＭＯＳトランジスタを形成する場合や、Ｎウェル領域内にＰＭＯＳトランジスタを形成する場合には、こうしたＰウェル領域又はＮウェル領域は本書での半導体基板の範疇に入る。また、ＮＭＯＳトランジスタを形成する場合に、ディープＮウェル領域の中にＰウェル領域を形成し、この中にＮＭＯＳトランジスタを作ることもある。こうした場合には、本発明での半導体基板３０７に相当するのはＰウェル領域となる。したがって、こうした構成下においては、半導体基板３０７をゲートとして用いるいわゆるバックゲートはＰウェル領域（図示せず）となる。さらに、ディープＮウェル領域を広範囲に形成しておき、その中にＮウェル領域を形成するならば、そのＮウェル領域が素子分離の役割を担うと共に、この中にＰＭＯＳトランジスタを形成することができる。
図１４は、図１２の半導体装置３００のＬ−Ｌ線における模式的断面図である。図１４は、図１２において素子分離領域３０１とソース領域３０２ａ、ドレイン領域３０２ａ、ソース領域３０２ｂ及びドレイン領域３０３ｂとの境界部分の断面図である。そのため、図１４に示すゲート絶縁膜３０６ａの厚さは、図１３に示すゲート絶縁膜３０６ａの厚さより小さい。このように、ゲート絶縁膜３０６ａの厚さが小さい部分に、後述する図１６及び図１７に示す寄生トランジスタＱ３０１ａ及び寄生トランジスタＱ３０２ａが形成される。また、図１４に示すゲート絶縁膜３０６ｂの厚さは、図１３に示すゲート絶縁膜３０６ｂの厚さより小さい。このように、ゲート絶縁膜３０６ｂの厚さが小さい部分に、後述する図１６及び図１７に示す寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂが形成される。ゲート絶縁膜３０６ａ及びゲート絶縁膜３０６ｂの厚さが小さくなると閾値電圧は低下する。一方、図１２に示すように、ドレイン領域３０３ａの幅Ｗ１０がソース領域３０２ａの幅Ｗ９よりも短いため、図１４のゲート絶縁膜３０６ａが薄くなっている部分には、ドレイン領域３０３ａが存在しない。また、ドレイン領域３０３ｂの幅Ｗ１０がソース領域３０２ｂの幅Ｗ９よりも短いため、ゲート絶縁膜３０６ｂが薄くなっている部分には、ドレイン領域３０３ｂが存在しない。
図１５は、図１２の半導体装置３００のＭ−Ｍ線における斜視断面図であり、トランジスタ３００ａを見た図である。図１５に示すように、トランジスタ３００ａは、ソース領域３０２ａ、ドレイン領域３０３ａ、ゲート電極３０４ａ、ゲート絶縁膜３０６ａ及び半導体領域３０５を含む。Ｘ方向におけるドレイン領域３０３ａの端部は、素子分離領域２０１と接していない。なお、切断面の関係でソース領域３０２ａと素子分離領域３０１との境界部における関係は、図１５には現れていないが、ソース領域３０２ａの端部は素子分離領域３０１に接している。
図１６は、図１２の半導体装置３００における主トランジスタと寄生トランジスタとの関係を示す模式的平面図である。図１６に示すように、トランジスタ３００ａは、主トランジスタＱ３００ａ、寄生トランジスタＱ３０１ａ及び寄生トランジスタＱ３０２ａを含む。トランジスタ３００ｂは、主トランジスタＱ３００ｂ、寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂを含む。寄生トランジスタＱ３０１ａ及び寄生トランジスタＱ３０２ａは、トランジスタ３００ａのＹ方向すなわちチャネル幅Ｗ９及びチャネル幅Ｗ１０の方向におけるチャネル領域ｃｈと素子分離領域３０１との境界部に形成される。寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂは、トランジスタ３００ｂのＹ方向におけるチャネル領域ｃｈと素子分離領域３０１との境界部に形成される。
寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４は、チャネル領域ｃｈ内かつＹ方向における素子分離領域３０１とドレイン領域３０３ａ及びドレイン領域３０３ｂとの間に形成されている。寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４の大きさは、素子分離領域３０５とドレイン領域３０３ａ及びドレイン領域３０３ｂとの間隔により決定される。
主トランジスタＱ３００ａは、寄生トランジスタＱ３０１ａ、寄生トランジスタＱ３０２ａ、寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４の影響が極めて抑制された半導体領域３０５内のチャネル領域ｃｈに形成される。主トランジスタＱ３００ｂは、寄生トランジスタＱ３０１ｂ、寄生トランジスタＱ３０２ｂ、寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４の影響が極めて抑制された半導体領域３０５内のチャネル領域ｃｈに形成される。なお、半導体装置３００において、主トランジスタＱ３００ａ及び主トランジスタＱ３００ｂと、寄生トランジスタＱ３０１ａ、寄生トランジスタＱ３０２ａ、寄生トランジスタＱ３０１ｂ、寄生トランジスタ３０２ｂ、寄生トランジスタ３０３及び寄生トランジスタＱ３０４との境界を明確に線引きすることは不可能であるが、本書では、説明の便宜上、このように区別している。寄生トランジスタは６個に限定されるものではなく多数存在する。
図１７は、図１６の半導体装置３００を模式的な等価回路図で示したものである。主トランジスタＱ３００ａのソース及びゲートには、寄生トランジスタＱ３０１ａ及び寄生トランジスタＱ３０２ａのソース及びゲートがそれぞれ接続されている。寄生トランジスタＱ３０１ａは、寄生トランジスタＱ３０３を介して、主トランジスタＱ３００ａのドレインに接続され、寄生トランジスタＱ３０２ａは、寄生トランジスタＱ３０４を介して、主トランジスタＱ３００ａのドレインに接続される。すなわち、寄生トランジスタＱ３０１ａと寄生トランジスタＱ３０３とが直列接続され、寄生トランジスタＱ３０２ａと寄生トランジスタＱ３０４ａとが直列接続され、これら２つの直列接続体と主トランジスタＱ３００ａとが並列接続されている。
主トランジスタＱ３００ｂのソース及びゲートには、寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂのソース及びゲートがそれぞれ接続されている。寄生トランジスタＱ３０１ｂは、寄生トランジスタＱ３０３を介して、主トランジスタＱ３００ｂのドレインに接続され、寄生トランジスタＱ３０２ｂは、寄生トランジスタＱ３０４を介して、主トランジスタＱ３００ｂのドレインに接続される。すなわち、寄生トランジスタＱ３０１ｂと寄生トランジスタＱ３０３とが直列接続され、寄生トランジスタＱ３０２ｂと寄生トランジスタＱ３０４ｂとが直列接続され、これら２つの直列接続体と主トランジスタＱ３００ｂとが並列接続されている。
主トランジスタＱ３００ａ、寄生トランジスタＱ３０１ａ及び寄生トランジスタＱ３０２ａのソースが共通のソースＳを形成している。主トランジスタＱ３００ｂ、寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂのソースが共通のソースＳを形成している。主トランジスタＱ３００ａ、寄生トランジスタＱ３０１ａ、寄生トランジスタＱ３０２ａ、主トランジスタＱ３００ｂ、寄生トランジスタＱ３０１ｂ、寄生トランジスタＱ３０２ｂ、寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４のゲートが共通のゲートＧを形成している。主トランジスタ３００ａ、主トランジスタ３００ｂ、寄生トランジスタＱ３０３及び寄生トランジスタ３０４が共通のドレインＤを形成している。共通のソースＳ、共通のドレインＤ及び共通のゲートＧによって半導体装置３００ａが構成されている。
主トランジスタＱ３００ａのゲート厚ｔ３００ａは、寄生トランジスタＱ３０１ａのゲート厚ｔ３０１ａ及び寄生トランジスタＱ３０２ａのゲート厚ｔ３０２ａより大きく、ｔ３００ａ＞ｔ３０１ａ（ｔ３０２ａ）の関係を有することがある。この場合、主トランジスタＱ３００ａのゲート幅がある一定の範囲内では主トランジスタＱ３００ａの閾値電圧より寄生トランジスタＱ３０１ａ及び寄生トランジスタＱ３０２ａの閾値電圧は低くなることがある。また、寄生トランジスタＱ３０１ａのゲート厚ｔ３０１ａ及び寄生トランジスタＱ３０２ａのゲート厚ｔ３０２ａは、主トランジスタＱ３００ａのゲート厚ｔ３００ａと異なり、製造上一定の範囲に抑えることは困難である。
主トランジスタＱ３００ｂのゲート厚ｔ３００ｂは、寄生トランジスタＱ３０１ｂのゲート厚ｔ３０１ｂ及び寄生トランジスタＱ３０２ｂのゲート厚ｔ３０２ｂより大きく、ｔ３００ｂ＞ｔ３０１ｂ（ｔ３０２ｂ）の関係を有することがある。この場合、主トランジスタＱ３００ｂのゲート幅がある一定の範囲内では主トランジスタＱ３００ｂの閾値電圧より寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂの閾値電圧は低くなることがある。また、寄生トランジスタＱ３０１ｂのゲート厚ｔ３０１ｂ及び寄生トランジスタＱ３０２ｂのゲート厚ｔ３０２ｂは、主トランジスタＱ３００ｂのゲート厚ｔ３００ｂと異なり、製造上一定の範囲に抑えることは困難である。
さらに、寄生トランジスタＱ３０３のゲート厚ｔ３０３及び寄生トランジスタＱ３０４のゲート厚ｔ３０４は、主トランジスタＱ３００ａのゲート厚ｔ３００ａ及び主トランジスタＱ３００ｂのゲート厚ｔ３００ｂとほぼ同じである。そのため、寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４の閾値電圧は、主トランジスタＱ３００ａ及び主トランジスタＱ３００ｂの閾値電圧とほぼ同じである。
寄生トランジスタＱ３０１ａ及び寄生トランジスタＱ３０２ａのチャネル表面電位と主トランジスタＱ３００ａのチャネル表面電位とは異なる。また、寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂのチャネル表面電位と主トランジスタＱ３００ｂのチャネル表面電位とは異なる。一方、寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４のチャネル表面電位と主トランジスタＱ３００ａ及び主トランジスタＱ３００ｂのチャネル表面電位とはほぼ同じである。寄生トランジスタＱ３０１ａ、寄生トランジスタＱ３０２ａ、寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂは、閾値電圧が低いので、ゲート・ソース間電圧（Ｖｇｓ）が低い状態で表面電位が主トランジスタＱ３００ａ、主トランジスタ３００ｂ、寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４よりも反転してしまう。そのため、寄生トランジスタＱ３０１ａ、寄生トランジスタＱ３０２ａ、寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂは、主トランジスタＱ３００ａ、主トランジスタＱ３００ｂ、寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４に比べ電流が流れやすい状態となる。しかしながら、寄生トランジスタＱ３０１ａ及び寄生トランジスタＱ３０１ｂと寄生トランジスタＱ３０３とが直列接続され、寄生トランジスタＱ３０２ａ及び寄生トランジスタＱ３０２ｂと寄生トランジスタＱ３０４とが直列接続されているため、寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４が寄生トランジスタＱ３０１ａ、寄生トランジスタ３０２ａ、寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂの電流を妨げる。
以上のように、半導体装置３００は、寄生トランジスタＱ３０１ａ、寄生トランジスタＱ３０２ａ、寄生トランジスタＱ３０１ｂ及び寄生トランジスタＱ３０２ｂを有する。しかし、ドレイン領域３０３ａと寄生トランジスタＱ３０１ａ及び寄生トランジスタＱ３０１ｂとの間及びドレイン領域３０３ａと寄生トランジスタＱ３０２ａ及び寄生トランジスタＱ３０２ｂとの間に、寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４が形成されるため、寄生トランジスタＱ３０１ａ、寄生トランジスタＱ３０２ａ、寄生トランジスタＱ３０１ｂ寄生トランジスタＱ３０２ｂがゲート・ソース間電圧（Ｖｇｓ）で表面電位が反転しようとしても、寄生トランジスタＱ３０３及び寄生トランジスタＱ３０４がゲート・ソース間電圧（Ｖｇｓ）で表面電位が寄生トランジスタＱ３０１ａ、寄生トランジスタＱ３０２ａ、寄生トランジスタＱ３０１ｂ及び寄生トランジスタ３０２ｂよりも反転しないため、逆狭チャネル効果が生じず、ハンプ（キンク）現象が発生しない。それにより、所望の表面電位以下のゲート電圧でトランジスタが導通してしまわず、オフ状態のリーク電流の低減にも寄与する。また、ドレイン領域３０３ａのチャネル幅Ｗ１０をソース領域３０２ａのチャネル幅Ｗ９よりも短くし、ドレイン領域３０３ｂのチャネル幅Ｗ１０をソース領域３０２ｂのチャネル幅Ｗ９よりも短くするだけでよいため、マスクレイアウトの変更のみでよく、製造工程数が増加することなくかつ製造工程が複雑化することがない。
本発明の第３の実施の形態では、ドレイン領域３０３ａ及びドレイン領域３０３ｂと素子分離領域３０１との間の半導体領域３０５の上部がゲート絶縁膜３０６ａ、ゲート絶縁膜３０６ｂ、ゲート電極３０４ａ及びゲート電極３０４ｂで覆われているため、半導体装置３００の上方に配線が存在する場合であってもトランジスタのドレイン、ソース、ゲート、バックゲートに印加する電位以外の電界による影響でフィールド反転しない。そのため、より寄生トランジスタによる低閾値電圧での導通を防止し、より逆狭チャネル効果が生じにくく、よりハンプ（キンク）現象の発生を防止することができる。
（第４の実施の形態）
次に、本発明の第４の実施の形態について図面を参照しながら説明する。図１８は、本発明の第４の実施の形態に係る半導体集積回路の構成を示す模式的回路図である。図１８の半導体集積回路は、第１の実施の形態から第３の実施の形態で述べた半導体装置を半導体集積回路に適用した一例を示している。第１の実施の形態から第３の実施の形態で述べた半導体装置は、例えば、差動対トランジスタ、差動増幅器、カレントミラー回路、コンパレータ、演算増幅器等に採用され、半導体集積回路に作り込まれる。差動対トランジスタとは、同じ導電型の２つのトランジスタで構成され、両トランジスタの入力信号の差分、入力電圧の差分及び入力電流の差分に応じて動作する回路の総称である。差動増幅器は差動対トランジスタを主体とし、さらに別の差動対トランジスタ、定電流源、抵抗及びキャパシタを含む場合がある。コンパレータは基本的には複数段（一段以上）の差動増幅器で構成される。本発明の半導体集積回路には、これらの構成に加え、論理回路等が含まれてもよい。
本発明に係る半導体装置の半導体集積回路への適用は、差動対トランジスタを用いない、例えば、ＣＭＯＳ回路にも可能である。すなわち、本発明の半導体装置となるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを第１の実施の形態、第２の実施の形態又は第３の実施の形態のいずれか１つで作製し、該半導体装置によってＣＭＯＳ回路を形成し、該ＣＭＯＳ回路によって半導体集積回路を構成してもよい。ＣＭＯＳ回路の代表的な回路はＣＭＯＳインバータである。こうしたＣＭＯＳインバータはハンプ（キンク）現象が排除されたものとなり、ＭＯＳトランジスタ動作領域の弱反転領域（五極管領域、サブスレッショルド領域）から強反転領域（三極管領域）にかけて素子特性バラつきの低減された安定した回路動作を行わせることができる。総括すれば本発明に係る半導体装置は半導体基板上に少なくとも２つのトランジスタを含む半導体集積回路全般に適用することができる。
図１８は、Ｐ型のＭＯＳトランジスタ１００ａとＰ型のＭＯＳトランジスタ１００ｂとによって差動対トランジスタ１００ｃを構成した回路を示している。通常、ＭＯＳトランジスタ１００ａ及びＭＯＳトランジスタ１００ｂには揃った電気的特性が要求される。ＭＯＳトランジスタ１００ａはソースＳａ、ドレインＤａ及びゲートＧａを有する。ＭＯＳトランジスタ１００ｂは、ＭＯＳトランジスタ１００ａと同じ導電型であり、ソースＳｂ、ドレインＤｂ及びゲートＧｂを有する。ＭＯＳトランジスタ１００ａのソースＳａとＭＯＳトランジスタ１００ｂのソースＳｂは共通に接続され、定電流源Ｉｓｓに接続されている。定電流源Ｉｓｓによる定電流ｉｓｓは、ＭＯＳトランジスタ１００ａのソースＳａ及びＭＯＳトランジスタのソースＳｂに供給される。なお、定電流源Ｉｓｓによる定電流ｉｓｓの代わりに図示しない電源電圧又は図示しない任意の電圧に接続された抵抗器などを介して電流が供給されてもよい。
ＭＯＳトランジスタ１００ａのドレインＤａは、配線Ｐａ、負荷抵抗Ｒａを介して接地電位ＧＮＤに、ＭＯＳトランジスタ１００ｂのドレインＤｂは、配線Ｐｂ、負荷抵抗Ｒｂを介して接地電位ＧＮＤにそれぞれ接続されている。ＭＯＳトランジスタ１００ａのドレインＤａはさらに、コンパレータＣＭＰの反転入力端子（−）に、ＭＯＳトランジスタ１００ｂのドレインＤｂはさらに、コンパレータＣＭＰの非反転入力端子（＋）にそれぞれ接続されている。ＭＯＳトランジスタ１００ａ、ＭＯＳトランジスタ１００ｂ、負荷抵抗Ｒａ及び負荷抵抗Ｒｂによって差動増幅器が構成されている。なお、負荷抵抗Ｒａ及び負荷抵抗Ｒｂに相当する負荷として、カレントミラー回路、ダイオード等が用いられてもよい。
コンパレータＣＭＰの反転入力端子（−）には第１の差動対出力Ｖａが、非反転入力端子（＋）には第２の差動対出力Ｖｂが印加される。第１の差動対出力Ｖａと第２の差動対出力Ｖｂの大きさは、定電流源Ｉｓｓから供給される定電流ｉｓｓの大きさと負荷抵抗Ｒａ及び負荷抵抗Ｒｂの大きさで決定される。差動対出力Ｖａ及び差動対出力Ｖｂの大きさは、ＭＯＳトランジスタ１００ａのゲートＧａとＭＯＳトランジスタ１００ｂのゲートＧｂに印加される入力電圧の差分に応じて決定される。ゲートＧａの電位がゲートＧｂの電位よりも十分に低いときには、定電流ｉｓｓの大部分は、ＭＯＳトランジスタ１００ａに流れ、第１の差動対出力Ｖａは第２の差動対出力Ｖｂよりも十分に大きくなるため、第２の差動対出力Ｖｂはほぼ０となる。ゲートＧｂの電位がゲートＧａの電位よりも十分に低いときには、定電流ｉｓｓの大部分は、ＭＯＳトランジスタ１００ｂに流れ、第２の差動対出力Ｖｂは第１の差動対出力Ｖａよりも十分に大きくなるため、第１の差動対出力Ｖａはほぼ０となる。
コンパレータＣＭＰの出力ＯＵＴからは、出力電圧Ｖｏが出力される。出力電圧Ｖｏは、第１の差動対出力Ｖａと第２の差動対出力Ｖａの大きさに応じて、ハイレベルＨ又はローレベルＬになる。第１の差動対出力Ｖａが第２の差動対出力Ｖｂよりも大きいときには、出力電圧ＶｏはローレベルＬとなる。第２の差動対出力Ｖｂが第１の差動対出力Ｖａよりも大きいときには、出力電圧ＶｏはハイレベルＨとなる。
コンパレータＣＭＰについての具体的な回路構成は図示しないが、コンパレータＣＭＰには、ＭＯＳトランジスタ１００ａ及びＭＯＳトランジスタ１００ｂとほぼ同様な差動対トランジスタが回路構成の一部として含まれている。すなわち、コンパレータＣＭＰの反転入力端子（−）および非反転入力端子（＋）のそれぞれは、差動対トランジスタの一方のゲートＧと他方のゲートＧに接続されている。したがって、コンパレータＣＭＰは、差動対トランジスタを含む半導体集積回路の１つである。さらに、コンパレータＣＭＰは、差動増幅器も含んでいる。ＭＯＳトランジスタ１００ａのゲートＧａとＭＯＳトランジスタ１００ｂのゲートＧｂとの電位差がコントロールされることにより差動対出力Ｖａ及び差動対出力Ｖｂが変化する差動増幅器が構成されており、差動対出力Ｖａ及び差動対出力Ｖｂが差動増幅器の出力となる。また、差動対出力Ｖａ及び差動対出力Ｖｂを発生するために使用される抵抗器は能動負荷、ダイオード等の電流を電圧に変換できるものであってもよい。ＭＯＳトランジスタ１００ａのドレインＤａ及びＭＯＳトランジスタ１００ｂドレインＤｂの各々の電流が差動増幅器の電流出力である。
図１８に模式的に示した、差動対トランジスタ、差動増幅器及びコンパレータＣＭＰにより構成された半導体集積回路では、ＭＯＳトランジスタ１００ａのゲートＧａ及びＭＯＳトランジスタ１００ｂのゲートＧｂに印加する入力電圧を可変することにより第１の差動対出力Ｖａ及び第２の差動対出力Ｖｂを測定することができる。また、トランジスタの相互コンダクタンスｇｍに応じてドレインから出力される電流差が、ドレインと、例えば、接地電位に接続されたインピーダンスによって電圧変換され、通常は、ＭＯＳトランジスタ１００ａのゲートＧａとＭＯＳトランジスタ１００ｂのゲートＧｂとの電位差を増幅して出力することができる。そのため、コンパレータＣＭＰにより、ＭＯＳトランジスタ１００ａのゲートＧａとＭＯＳトランジスタ１００ｂのゲートＧｂとの電位の大小関係を高感度に検知することもできる。ＭＯＳトランジスタ１００ａのゲートＧａとＭＯＳトランジスタ１００ｂのゲートＧｂとの電位差を増幅することができる。
本発明の第４の実施の形態に係る半導体集積回路では、ＭＯＳトランジスタの動作領域は、省消費電力の点から直線領域、すなわち、弱反転領域で作動させることが考えられる。弱反転領域はサブスレッショルド領域とも称される。
従来のＳＴＩ構造又はＤＴＩ構造を有するトランジスタをカレントミラー回路、差動増幅器、コンパレータ、オペアンプ、論理回路等の半導体集積回路に適用すると、前に述べたようにハンプ（キンク）現象が生じることがあるため、ＭＯＳトランジスタに流す電流を所定の量に制御することが困難となる。このようなハンプ（キンク）現象は逆狭チャネル効果として知られている現象の原因となる。
本発明の第４の実施の形態に係る半導体集積回路では、ハンプ（キンク）現象が発生しないＭＯＳトランジスタを用いているため、ＭＯＳトランジスタに流れる電流を所定の大きさに制御することができる。すなわち、本発明の第４の実施の形態に係る半導体集積回路によると、弱反転領域においても製造上及び回路設計上において想定された動作が可能となる。
図１９も、本発明の第４の実施形態に係る半導体回路である。図１８との根本的な違いは、差動対トランジスタ１００ｃを構成するＭＯＳトランジスタ１００ａ及びＭＯＳトランジスタ１００ｂを平面的に表し、その他の回路構成部は、図１８と同様に回路記号で示したことである。こうした図は本発明にかかるＭＯＳトランジスタ１００ａ及びＭＯＳトランジスタ１００ｂの構造上の特徴をより明確に説明し、さらにそれ以外の表示は簡略化するために有用である。
図１９において、ＭＯＳトランジスタ１００ａとＭＯＳトランジスタ１００ｂとは差動対トランジスタの電気的特性を揃えさせるために隣同士に又は近接して配置される。このような配置は従前よく採用される。ここで、差動対トランジスタの電気的特性としては、例えば、ＭＯＳトランジスタの閾値電圧、ゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉｄとの間の電気的特性、ドレイン・ソース間電圧とドレイン電流との間の特性、ＭＯＳトランジスタのコンダクタンスｇｍ等がある。コンダクタンスｇｍは、ゲート・ソース間電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化を表した電気的特性である。これらの電気的特性は、ＭＯＳトランジスタ単体の組み合わせからなる半導体集積回路においてはさほどの影響は受けないが、差動対トランジスタを主体構成とした半導体集積回路においては大きな影響を受ける。
図１９において、ＭＯＳトランジスタ１００ａのチャネル幅Ｗ５は、チャネル幅Ｗ６よりも大きい。言い換えれば、チャネル幅Ｗ６は、その長辺方向の２つの端部においてそれぞれチャネル幅△Ｗだけチャネル幅Ｗ５に比べて短くなるように構成されている。すなわち、チャネル幅Ｗ６とチャネル幅Ｗ５とは、Ｗ６＝Ｗ５−２ΔＷ、の関係を有する。
ＭＯＳトランジスタ１００ａは、ソース領域１０２及びドレイン領域１０３を有する。ドレイン領域１０３のチャネル幅Ｗ６方向の両端部は、素子分離領域１０１から所定のチャネル幅ΔＷの間隔を有しているため、素子分離領域１０１に接していない。ドレイン領域１０３のチャネル長Ｌ３方向の一端は素子分離領域１０１に接している。ソース領域１０２のチャネル幅Ｗ５方向の両端部はドレイン領域１０３とは異なり、素子分離領域１０１に接している。ソース領域１０２のチャネル長Ｌ３方向の一端も素子分離領域１０１に接している。このような構成は図１に示した半導体装置１００の構成とほぼ同じである。なお、チャネル長Ｌ３方向において、ソース領域１０２及びドレイン領域１０３は、素子分離領域１０１に接していなくてもよい。
ＭＯＳトランジスタ１００ｂは、ＭＯＳトランジスタ１００ａと同じ構成である。すなわちソース領域１０２及びドレイン領域１０３を有する。ドレイン領域１０３のチャネル幅Ｗ６方向の両端部は、素子分離領域１０１から所定のチャネル幅ΔＷの間隔を有しているため、素子分離領域１０１に接していない。ドレイン領域１０３のチャネル長Ｌ３方向の一端は素子分離領域１０１に接している。ソース領域１０２のチャネル幅Ｗ５方向の両端部はドレイン領域１０３とは異なり、素子分離領域１０１に接している。ソース領域１０２のチャネル長Ｌ３方向の一端も素子分離領域１０１に接している。このような構成は図１に示した半導体装置１００の構成とほぼ同じである。なお、チャネル長Ｌ３方向において、ソース領域１０２及びドレイン領域１０３は、素子分離領域１０１に接していなくてもよい。
図１９は、Ｐ型のＭＯＳトランジスタ１００ａとＰ型のＭＯＳトランジスタ１００ｂとによって差動対トランジスタ１００ｃを構成した回路を示している。ＭＯＳトランジスタ１００ａはソースＳａ、ドレインＤａ及びゲートＧａを有する。ＭＯＳトランジスタ１００ｂは、ＭＯＳトランジスタ１００ａと同じ導電型であり、ソースＳｂ、ドレインＤｂ及びゲートＧｂを有する。ＭＯＳトランジスタ１００ａのソースＳａとＭＯＳトランジスタ１００ｂのソースＳｂは共通に接続され、定電流源Ｉｓｓに接続されている。定電流源Ｉｓｓによる定電流ｉｓｓの代わりに図示しない電源電圧又は図示しない任意の電圧に接続された抵抗器などを介して電流が供給されてもよい。
ＭＯＳトランジスタ１００ａのドレインＤａは、配線Ｐａ、負荷抵抗Ｒａを介して接地電位ＧＮＤに、ＭＯＳトランジスタ１００ｂのドレインＤｂは、配線Ｐｂ、負荷抵抗Ｒｂを介して接地電位ＧＮＤにそれぞれ接続されている。ＭＯＳトランジスタ１００ａのドレインＤａはさらに、コンパレータＣＭＰの反転入力端子（−）に、ＭＯＳトランジスタ１００ｂのドレインＤｂはさらに、コンパレータＣＭＰの非反転入力端子（＋）にそれぞれ接続されている。ＭＯＳトランジスタ１００ａ、ＭＯＳトランジスタ１００ｂ、負荷抵抗Ｒａ及び負荷抵抗Ｒｂによって差動増幅器が構成されている。なお、負荷抵抗Ｒａ及び負荷抵抗Ｒｂに相当する負荷として、カレントミラー回路、ダイオード等が用いられてもよい。
コンパレータＣＭＰの反転入力端子（−）には第１の差動対出力Ｖａが、非反転入力端子（＋）には第２の差動対出力Ｖｂが印加される。第１の差動対出力Ｖａと第２の差動対出力Ｖｂの大きさは、定電流源Ｉｓｓから供給される定電流ｉｓｓの大きさと負荷抵抗Ｒａ及び負荷抵抗Ｒｂの大きさで決定される。差動対出力Ｖａ及び差動対出力Ｖｂの大きさは、ＭＯＳトランジスタ１００ａのゲートＧａとＭＯＳトランジスタ１００ｂのゲートＧｂに印加される入力電圧の差分に応じて決定される。ゲートＧａの電位がゲートＧｂの電位よりも十分に低いときには、定電流ｉｓｓの大部分は、ＭＯＳトランジスタ１００ａに流れ、第１の差動対出力Ｖａは第２の差動対出力Ｖｂよりも十分に大きくなるため、第２の差動対出力Ｖｂはほぼ０となる。ゲートＧｂの電位がゲートＧａの電位よりも十分に低いときには、定電流ｉｓｓの大部分は、ＭＯＳトランジスタ１００ｂに流れ、第２の差動対出力Ｖｂは第１の差動対出力Ｖａよりも十分に大きくなるため、第１の差動対出力Ｖａはほぼ０となる。
コンパレータＣＭＰの出力ＯＵＴからは、出力電圧Ｖｏが出力される。出力電圧Ｖｏは、第１の差動対出力Ｖａと第２の差動対出力Ｖａの大きさに応じて、ハイレベルＨ又はローレベルＬになる。第１の差動対出力Ｖａが第２の差動対出力Ｖｂよりも大きいときには、出力電圧ＶｏはローレベルＬとなる。第２の差動対出力Ｖｂが第１の差動対出力Ｖａよりも大きいときには、出力電圧ＶｏはハイレベルＨとなる。
本発明の第４の実施の形態に係る半導体集積回路では、ハンプ（キンク）現象が発生しないＭＯＳトランジスタを用いているため、ＭＯＳトランジスタに流れる電流を所定の大きさに制御することができる。すなわち、本発明の第４の実施の形態に係る半導体集積回路によると、弱反転領域においても安定的な動作が可能となる。なお、ここで「安定的な動作」とは、Ｖｇｓ以外の温度や電位、素子の物理的構造や寸法の変化などが無視できる状況においては、一般的に弱反転領域ではＶｇｓとＩｄは指数関数で表される関係を持ち、Ｖｇｓの増加に対し、ｌｏｇ（Ｉｄ）の増加は略直線的に単調増加することであって、Ｖｇｓの変化量に対してＩｄの変化率が略一定となることを指す。回路動作点は、半導体集積回路が置かれた温度、半導体集積回路を構成する各素子のばらつき等によって変化する。また、本書でいう「増幅率」とは、例えば、相互コンダクタンスｇｍ、すなわち、ゲート・ソース間電圧Ｖｇｓの変化に対するドレイン電流ｉｄｓの変化の割合（Δｉｄｓ／ΔＶｇｓ）を指す。なお、以下の説明で「安定的な動作」とは、相互コンダクタンスｇｍ、すなわち、増幅率が弱反転領域において、ＶｇｓとＩｄが指数関数の関係の上に成り立っていて、Ｖｇｓの増加に対し、ｌｏｇ（Ｉｄ）の増加は略直線的に単調増加することであって、Ｖｇｓの変化量に対してＩｄの変化率が略一定となる関係の上に成り立っていることを意味している。
ＭＯＳ型回路において、ＭＯＳトランジスタの基板をソース、グランド端子（低電位端子）又は任意の電圧源に接続して使用する場合がある。半導体集積回路に作り込まれるＭＯＳトランジスタはソース、ドレイン、ゲートの３つの電極の他に基板電極を有する。基板電極の扱い方によって、ＭＯＳトランジスタは、基板バイアス効果（バックゲート効果）と呼ばれる物理的効果を受ける。以下の説明では、基板バイアス効果（バックゲート効果）とハンプ（キンク）現象との関係について述べる。
図２０は、従来のＮＭＯＳトランジスタ４００ａ及びＮＭＯＳトランジスタ４００ｂで構成された差動増幅器又は差動比較器を示す。ＮＭＯＳトランジスタ４００ａはドレインＤａ、ゲートＧａ、ソースＳａ及び基板電極Ｓｕｂａを有する。ＮＭＯＳトランジスタ４００ｂは、ＮＭＯＳトランジスタ４００ａと同様に、ドレインＤｂ、ゲートＧｂ、ソースＳｂ及び基板電極Ｓｕｂｂを有する。ＮＭＯＳトランジスタ４００ａのドレインＤａは抵抗Ｒａを介して、ＮＭＯＳトランジスタ４００ｂのドレインＤｂは抵抗Ｒｂを介して共通に接続され、電源端子（高電位端子）ＶＤＤに接続されている。ＮＭＯＳトランジスタ４００ａのゲートＧａには入力電圧Ｖ１が供給されている。ＮＭＯＳトランジスタ４００ｂのゲートＧｂには入力電圧Ｖ２が供給されている。ＮＭＯＳトランジスタ４００ａのソースＳａ及びＮＭＯＳトランジスタ４００ｂのソースＳｂは、共通に接続され、定電流源ＩＣＣ１に接続されている。
ＮＭＯＳトランジスタ４００ａの基板電極Ｓｕｂａ及びＮＭＯＳトランジスタ４００ｂの基板電極Ｓｕｂｂは、共通に接続され、グランド端子（低電位端子）ＧＮＤに接続されている。すなわち、図２０は、差動増幅器又は差動比較器の基板電極Ｓｕｂａ及び基板電極Ｓｕｂｂがグランド端子（低電位端子）ＧＮＤに接続された場合を示している。しかし、基板電極Ｓｕｂａ及び基板電極Ｓｕｂｂは、グランド端子（低電位端子）ＧＮＤではなく、ＮＭＯＳトランジスタ４００ａのソースＳａ及びＮＭＯＳトランジスタ４００ｂのソースＳｂと異なる電位に接続されてもよい。
ＮＭＯＳトランジスタ４００ａのドレインＤａは出力端子ＯＵＴ１に接続されている。ＮＭＯＳトランジスタ４００ｂのドレインＤｂは出力端子ＯＵＴ２に接続されている。差動増幅器又は差動比較器は、入力電圧Ｖ１と入力電圧Ｖ２との差電圧ΔＶｉｎに応じた差動出力電圧ΔＶｏｕｔが出力される。
図２０に示したように、基板電極がグランド端子（低電位端子）ＧＮＤに接続されている場合又は他の電圧源に接続されている場合でも、図２０の従来のＮＭＯＳトランジスタを用いた差動増幅器又は差動比較器においてハンプ（キンク）現象が生じる。しかしながら、本発明の第１の実施の形態から本発明の第３の実施の形態の半導体装置を用いた差動増幅器又は差動比較器では、このハンプ（キンク）現象が生じない。そのため、差動増幅器又は差動比較器において、「安定的な動作」を得ることができる。
図２１は、図２０の差動増幅器又は差動比較器の基板電極Ｓｕｂａ（Ｓｕｂｂ）とソースＳａ（Ｓｂ）との間の電位差すなわちバックゲートバイアスＶｂｓを０Ｖに設定した場合及びバックゲートバイアスＶｂｓを０Ｖよりも高く設定した場合のゲート・ソース間電圧（Ｖｇｓ）とドレイン電流（Ｉｄ）との関係を示す。図中符号Ｙ１はバックゲートバイアスＶｂｓ＝０Ｖに、図中符号Ｙ２はバックゲートバイアスＶｂｓ＞０Ｖにそれぞれ設定された場合を模式的に示す。
図２１に示すように、バックゲートバイアスＶｂｓを０Ｖから上昇させると、ハンプ（こぶ）の形状が変化すると共に閾値電圧も変化している。この基板バイアス効果は、ゲート酸化膜容量、チャネル基板に発生する空乏層の容量等によって影響を受ける度合いが変化するが、一般的にトランジスタの閾値が高くなるほどバックゲートバイアス増加による閾値の増分が大きい。そのため、寄生トランジスタの閾値と主トランジスタの閾値とが異なると、バックゲートバイアスの変化による主トランジスタの閾値変動量と寄生トランジスタの閾値変動量とは異なる。主トランジスタの閾値よりも寄生トランジスタの閾値が低い場合は、バックゲートバイアスの増加によって、図２１のようにＶｇｓ−Ｉｄ特性の相対的な位置が変化し、双方を合わせたＶｇｓ−Ｉｄ特性の形状が変化する。そのため、入力電圧Ｖ１及び入力電圧Ｖ２の電位によって、相互コンダクタンスｇｍ（ΔＩｄ／ΔＶｇｓ）が変化し、入力電圧Ｖ１と入力電圧Ｖ２との差分電圧ΔＶｉｎと出力差分電圧ΔＶｏｕｔとの関係に歪みが生じる。そのため、このような特性を有する差動増幅器及び差動比較器は好ましくない。しかしながら、本発明の第１の実施の形態から本発明の第３の実施の形態の半導体装置を用いた差動増幅器又は差動比較器では、このハンプ（キンク）現象が生じないため、バックゲートバイアスＶｂｓが０Ｖであっても０Ｖより高く設定されている場合であっても「安定的な動作」を得ることができる。
図２２は、一般的にカスコード接続と称されるＭＯＳ型回路（カスコード回路）を示す。カスコード接続は電圧利得Ｇｖ＝Ｖｏｕｔ／Ｖｉｎの利得を向上させるための一方法として一般的によく用いられる。図２２の従来のカスコード接続は、従来のＮＭＯＳトランジスタ４００ｃ、ＮＭＯＳトランジスタ４００ｄ及び定電流源ＩＣＣ２を有する。ＮＭＯＳトランジスタ４００ｃはドレインＤｃ、ゲートＧｃ、ソースＳｃ及び基板電極Ｓｕｂｃを有する。ＮＭＯＳトランジスタ４００ｄはドレインＤｄ、ゲートＧｄ、ソースＳｄ及び基板電極Ｓｕｂｄを有する。
ＮＭＯＳトランジスタ４００ｃのソースＳｃはグランド端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタ４００ｃのドレインＤｃはＮＭＯＳトランジスタ４００ｄのソースＳｄに接続される。ＮＭＯＳトランジスタ４００ｄのドレインＤｄは定電流源ＩＣＣ２に接続されている。ＮＭＯＳトランジスタ４００ｄのドレインＤｄから出力電圧Ｖｏｕｔが取り出される。ＮＭＯＳトランジスタ４００ｃのゲートＧｃには入力電圧Ｖｉｎが印加されている。ＮＭＯＳトランジスタ４００ｄのゲートＧｂには所定の参照電圧Ｖｒｅｆが印加されている。ＮＭＯＳトランジスタ４００ｃの基板電極Ｓｕｂｃ及びＮＭＯＳトランジスタ４００ｄの基板電極Ｓｕｂｄは、共通に接続され、グランド端子（低電位端子）ＧＮＤに接続されている。
図２２に示した従来のカスコード接続において、入力電圧Ｖｉｎの変動によって生じるドレイン電流Ｉｄ１の変化は、ＮＭＯＳトランジスタ４００ｃのドレインＤｃ側の出力インピーダンスによって電圧変化として現れる。この電圧変化をＮＭＯＳトランジスタ４００ｄのゲートＧｄのゲート接地により抑え、出力インピーダンスの変動を抑えることで電圧利得Ｇｖの低下を抑えるようにしている。しかし、ＮＭＯＳトランジスタ４００ｄにハンプ（キンク）現象が生じていると、ＮＭＯＳトランジスタ４００ｃのドレイン電流Ｉｄ１の変化に対して、ＮＭＯＳトランジスタ４００ｃのドレイン電圧の変化がハンプ（キンク）現象によって歪みを持ち、これが出力インピーダンスの変動につながり、これが電圧利得Ｇｖの変化として現れることになる。図２０に示した差動増幅器又は差動比較器と同様に、ハンプ（キンク）現象が排除できない半導体装置（トランジスタ）でカスコード接続が構成され、基板電極がバックゲートとして用いられている場合には、電圧利得Ｇｖに歪みが生じることになり、不具合を排除することはできない。
図２０に示した差動増幅器又は差動比較器、及び図２２に示したカスコード接続の回路動作において、基板電極がバックゲートとして用いられている場合には、バックゲートバイアスの大きさによって、ハンプ（キンク）現象の影響を大きく受けることは上述のとおりである。本発明の第１の実施の形態から本発明の第３の実施の形態の半導体装置では、ハンプ現象を排除することができるため、基板バイアス効果（バックゲート効果）の有無に依存することなく電圧制御の歪みを排除できる。なお、以下に示す本発明の第１の実施の形態から本発明の第３の実施の形態の半導体装置が用いられる他の実施の形態の半導体集積回路及びＭＯＳ型回路においては、基板バイアス効果（バックゲート効果）については触れないが、図２０に示した差動増幅器又は差動比較器、及び図２２に示したカスコード接続と同様の効果が奏される。
（他の実施の形態）
本発明の第１の実施の形態から第３の実施の形態に係る半導体装置が半導体集積回路に用いられる一例は図１８、図１９で説明したが、ここからは、本発明の第１の実施の形態から第３の実施の形態に係る半導体装置がＭＯＳ型回路及び他の半導体集積回路全般に用いられる場合について説明する。
図２３は本発明に係る半導体装置をＭＯＳ型回路に用いた例を示す。説明の便宜上、ＭＯＳ型回路はＮＭＯＳ型の１つのトランジスタと１つの電流源で構成される極めてシンプルなものを示している。ＮＭＯＳトランジスタ４００はドレインＤａ、ゲートＧａ、及びソースＳａを有する。ソースＳａはグランド端子（低電位端子）ＧＮＤに、ドレインＤａは定電流源Ｉｓｓにそれぞれ接続されている。定電流源ＩｓｓからＮＭＯＳトランジスタ４００に定電流ｉｓｓが供給される。ドレインＤａには出力端子ＯＵＴが接続され、出力端子ＯＵＴには、ゲートＧａに印加される図示しない入力信号、入力電圧に応じた出力Ｖｏが取り出される。
ＮＭＯＳトランジスタ４００に流れるドレイン電流ｉｄｓは、定電流ｉｓｓと等しくなる。ＮＭＯＳトランジスタ４００のゲート・ソース間電圧Ｖｇｓは、ドレイン電流ｉｄｓの大きさに応じて一義的に決定される。本発明の半導体装置は、ハンプ現象が生じないので、ドレイン電流ｉｄｓの変化に対するゲート・ソース間電圧Ｖｇｓの変化の割合、言い換えれば、ゲート・ソース間電圧Ｖｇｓの変化に対するドレイン電流ｉｄｓの変化の割合、すなわち、相互コンダクタンスｇｍ（Δｉｄｓ／ΔＶｇｓ）の変動を小さく（低く）抑えることができる。相互コンダクタンスｇｍの変化が小さいため、ＭＯＳ型回路をリニア回路、デジタル回路のいずれで使用しても歪みを低く抑えられる。
一方、ハンプ現象が生じる半導体装置をＭＯＳ型回路に用いた場合には、ゲート・ソース間電圧Ｖｇｓの変化とドレイン電流ｉｄｓとの変化の割合、すなわち、相互コンダクタンスｇｍ（Δｉｄｓ／ΔＶｇｓ）が、ハンプ現象が生じる電流領域とその前後の電流領域で大きく変動するために、電圧、電流、信号等に生じる歪みが大きくなるという不具合が生じる。
図２４は、本発明の第１の実施の形態から第３の実施の形態に係る半導体装置をカレントミラー回路（半導体集積回路）に用いた構成の一例を示す回路図である。
図２４のカレントミラー回路は、ＰＭＯＳトランジスタ５００ａ、ＰＭＯＳトランジスタ５００ｂ及び定電流源Ｉｄｄ１を含む。ＰＭＯＳトランジスタ５００ａのソース及びＰＭＯＳトランジスタ５００ｂのソースは共通に接続され、電源端子（高電位端子）Ｖｓｓに接続される。ＰＭＯＳトランジスタ５００ａのゲート、ドレイン及びＰＭＯＳトランジスタ５００ｂのゲートは共通に接続され、これらの共通接続点は定電流源Ｉｄｄ１に接続される。定電流源Ｉｄｄ１の電流によりＰＭＯＳトランジスタ５００ｂのドレインに電流Ｉｄｄ２が流れる。
図２４のカレントミラー回路では、ハンプ（キンク）現象が発生しないＭＯＳトランジスタが用いられているため、ＭＯＳトランジスタに流れる電流を所定の大きさに制御することができる。すなわち、図２４のカレントミラー回路によると、比較的電流の小さな領域である弱反転領域（五極管領域、サブスレッショルド領域）において特に安定的な動作が可能となる。
図２４のカレントミラー回路は、差動対トランジスタが用いられているとはいえない。しかし、ＰＭＯＳトランジスタ５００ａ及びＰＭＯＳトランジスタ５００ｂは、ほぼ揃った電気的特性が要求される。そのため、実質的には差動対トランジスタを用いた回路構成と同等の特性が要求される。このことは図１８のＰＭＯＳトランジスタ１００ａ及びＰＭＯＳトランジスタ１００ｂにほぼ揃った電気的特性が要求されることと同じである。したがって、本発明に係る半導体装置は、差動対トランジスタを有する回路構成だけではなく、特に複数の半導体素子に揃った電気的特性が要求される半導体集積回路全般に好適である。
図２５は、本発明の第１の実施の形態から第３の実施の形態に係る半導体装置を差動増幅器に用いた構成の一例を示す回路図である。
図２５の差動増幅器は、定電流源Ｉｓｓ、ＰＭＯＳトランジスタ６００ａ、ＰＭＯＳトランジスタ６００ｂ、抵抗Ｒａ及び抵抗Ｒｂを含む。図２５の差動増幅器は、ＰＭＯＳトランジスタ６００ａ及びＰＭＯＳトランジスタ６００ｂから成る差動対トランジスタを含む。
ＰＭＯＳトランジスタ６００ａのソース及びＰＭＯＳトランジスタ６００ｂのソースは共通に接続され、定電流源Ｉｓｓを介して電源端子（高電位端子）Ｖｓｓに接続される。ＰＭＯＳトランジスタ６００ａのゲートには、入力電圧Ｖｉ１が印加される。ＰＭＯＳトランジスタ６００ｂのゲートには、入力電圧Ｖｉ２が印加される。ＰＭＯＳトランジスタ６００ａのドレインは、抵抗Ｒａの一端及び出力端子ＯＵＴ１に接続される。ＰＭＯＳトランジスタ６００ｂのドレインは、抵抗Ｒｂの一端及び出力端子ＯＵＴ２に接続される。抵抗Ｒａの他端はグランド端子（低電位端子）ＧＮＤに接続される。抵抗Ｒｂの他端はグランド端子（低電位端子）ＧＮＤに接続される。出力電圧Ｖｏ１及び出力電圧Ｖｏ２は、入力電圧Ｖｉ１の大きさ、入力電圧Ｖｉ２の大きさ、定電流源Ｉｓｓから供給される電流の大きさ、抵抗Ｒａの大きさ及び抵抗Ｒｂの大きさに基づいて決定される。
図２５の差動増幅器では、ハンプ（キンク）現象が発生しないＭＯＳトランジスタが用いられているため、ＭＯＳトランジスタに流れる電流を所定の大きさに制御することができる。すなわち、図２５の差動増幅器によると、特に、弱反転領域（五極管領域、サブスレッショルド領域）においても安定的な動作が可能となる。
図２６は、本発明の第１の実施の形態から第３の実施の形態に係る半導体装置をコンパレータに用いた構成の一例を示す回路図である。
図２６のコンパレータは、ＰＭＯＳトランジスタ７００ａ、ＰＭＯＳトランジスタ７００ｂ、ＮＭＯＳトランジスタ７００ｃ、ＮＭＯＳトランジスタ７００ｄ、ＰＭＯＳトランジスタ７００ｅ及びＮＭＯＳトランジスタ７００ｆを含む。端的に言えば、ＰＭＯＳトランジスタ７００ａ及びＰＭＯＳトランジスタ７００ｂからカレントミラー回路が構成され、ＮＭＯＳトランジスタ７００ｃ及びＮＭＯＳトランジスタ７００ｄから差動増幅器が構成されている。
ＰＭＯＳトランジスタ７００ａのソース及びＰＭＯＳトランジスタ７００ｂのソースは電源端子（高電位端子）Ｖｓｓに接続される。ＰＭＯＳトランジスタ７００ａのゲート及びＰＭＯＳトランジスタ７００ｂのゲートは、共通に接続され、ＰＭＯＳトランジスタ７００ａのドレインに接続される。ＰＭＯＳトランジスタ７００ａのドレインは、ＮＭＯＳトランジスタ７００ｃのドレインに接続される。トランジスタ７００ｂのドレインはＮＭＯＳトランジスタ７００ｄのドレインに接続される。ＮＭＯＳトランジスタ７００ｃのソース及びＮＭＯＳトランジスタ７００ｄのソースは共通に接続され、ＮＭＯＳトランジスタ７００ｇのドレインに接続される。ＮＭＯＳトランジスタ７００ｇのソースはグランド端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタ７００ｃのゲートには、入力電圧Ｖｉ１が入力される。ＮＭＯＳトランジスタ７００ｄのゲートには入力電圧Ｖｉ２が入力される。ＰＭＯＳトランジスタ７００ｅのゲートは、ＰＭＯＳトランジスタ７００ｂのドレインに接続される。ＰＭＯＳトランジスタ７００ｅのソースは電源端子（高電位端子）Ｖｓｓに接続される。ＰＭＯＳトランジスタ７００ｅのドレインはＮＭＯＳトランジスタ７００ｆのドレインに接続される。ＮＭＯＳトランジスタ７００ｆのゲートはＮＭＯＳトランジスタ７００ｇのゲートに接続される。ＮＭＯＳトランジスタ７００ｆのソースはグランド端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタ７００ｅのドレインは、出力端子ＯＵＴに接続される。出力端子ＯＵＴには出力電圧Ｖｏが出力される。
図２６のコンパレータでは、ハンプ（キンク）現象が発生しないＭＯＳトランジスタが用いられているため、ＭＯＳトランジスタに流れる電流を所定の大きさに制御することができる。すなわち、図２６のコンパレータによると、弱反転領域（五極管領域、サブスレッショルド領域）においても安定的な動作が可能となる。
図２７は、本発明の第１の実施の形態から第３の実施の形態に係る半導体装置を演算増幅器に用いた構成の一例を示す回路図である。
図２７の演算増幅器は、ＰＭＯＳトランジスタ８００ａ、ＰＭＯＳトランジスタ８００ｂ、ＮＭＯＳトランジスタ８００ｃ、ＮＭＯＳトランジスタ８００ｄ、ＰＭＯＳトランジスタ８００ｅ、ＮＭＯＳトランジスタ８００ｆ及びキャパシタＣを含む。演算増幅器は、コンパレータとほぼ同じ回路構成部を有する。そのため、図２７の演算増幅器の回路構成の一部は図２６のコンパレータの回路構成の一部とほぼ同じである。
ＰＭＯＳトランジスタ８００ａのソース及びＰＭＯＳトランジスタ８００ｂのソースは電源端子（高電位端子）Ｖｓｓに接続される。ＰＭＯＳトランジスタ８００ａのゲート及びＰＭＯＳトランジスタ８００ｂのゲートは、共通に接続され、ＰＭＯＳトランジスタ８００ａのドレインに接続される。ＰＭＯＳトランジスタ８００ａのドレインは、ＮＭＯＳトランジスタ８００ｃのドレインに接続される。トランジスタ８００ｂのドレインはＮＭＯＳトランジスタ８００ｄのドレインに接続される。ＮＭＯＳトランジスタ８００ｃのソース及びＮＭＯＳトランジスタ８００ｄのソースは共通に接続され、ＮＭＯＳトランジスタ８００ｇのドレインに接続される。ＮＭＯＳトランジスタ８００ｇのソースはグランド端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタ８００ｃのゲートには、入力電圧Ｖｉ１が入力される。ＮＭＯＳトランジスタ８００ｄのゲートには入力電圧Ｖｉ２が入力される。ＰＭＯＳトランジスタ８００ｅのゲートは、ＰＭＯＳトランジスタ８００ｂのドレインに接続される。ＰＭＯＳトランジスタ８００ｅのソースは電源端子（高電位端子）Ｖｓｓに接続される。ＰＭＯＳトランジスタ８００ｅのドレインはＮＭＯＳトランジスタ８００ｆのドレインに接続される。ＮＭＯＳトランジスタ８００ｆのゲートはＮＭＯＳトランジスタ８００ｇのゲートに接続される。ＮＭＯＳトランジスタ８００ｆのソースはグランド端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタ８００ｅのドレインは、出力端子ＯＵＴに接続される。出力端子ＯＵＴには出力電圧Ｖｏが出力される。ＰＭＯＳ８００ｅのゲートとＰＭＯＳ８００ドレインとの間にキャパシタＣが接続される。キャパシタＣにより位相補償がなされる。
図２７の演算増幅器では、ハンプ（キンク）現象が発生しないＭＯＳトランジスタが用いられているため、ＭＯＳトランジスタに流れる電流を所定の大きさに制御することができる。すなわち、図２７の演算増幅器によると、弱反転領域（五極管領域、サブスレッショルド領域）においても安定的な動作が可能となる。
図２８は、本発明の第１の実施の形態から第３の実施の形態に係る半導体装置をＣＭＯＳインバータに用いた構成の一例を示す回路図である。
図２８のＣＭＯＳインバータは、ＰＭＯＳトランジスタ９００ａ及びＮＭＯＳトランジスタ９００ｂを含む。
ＰＭＯＳトランジスタ９００ａのソースは電源端子（高電位端子）Ｖｓｓに接続される。ＮＭＯＳトランジスタ９００ｂのソースはグランド端子（低電位端子）ＧＮＤに接続される。ＰＭＯＳトランジスタ９００ａのゲート及びＮＭＯＳトランジスタ９００ｂのゲートは共通に接続され、入力端子ＩＮに接続される。ＰＭＯＳトランジスタ９００ａのドレイン及びＮＭＯＳトランジスタ９００ｂのドレインは共通に接続され、出力端子ＯＵＴに接続される。入力端子ＩＮには入力電圧Ｖｉが入力される。出力端子ＯＵＴには出力電圧Ｖｏが入力される。
図２８のＣＭＯＳインバータに限らず一般的にＣＭＯＳインバータは、図２５〜図２７に示された差動対トランジスタを有していない。しかし、ＰＭＯＳトランジスタ９００ａ及びＮＭＯＳトランジスタの電気的特性に不揃いが生じると、両者トランジスタのオン・オフのタイミングがずれてくる。そのため、本発明に係る半導体装置は差動対トランジスタを用いる半導体集積回路だけではなく、ＣＭＯＳインバータにも好適である。
図２８のＣＭＯＳインバータでは、ハンプ（キンク）現象が発生しないＭＯＳトランジスタが用いられているため、ＭＯＳトランジスタに流れる電流を所定の大きさに制御することができる。すなわち、図２８のＣＭＯＳインバータによると、弱反転領域（五極管領域、サブスレッショルド領域）においても安定的な動作が可能となる。
なお、上記第１の実施の形態から第４の実施の形態において、ドレイン領域とソース領域とが逆に配置されてもよい。また、Ｎ型のドレイン領域及びＮ型のソース領域の代わりにＰ型のドレイン領域及びＰ型のソース領域が用いられ、Ｐ型の半導体領域の代わりにＮ型の半導体領域が用いられてもよい。さらに、半導体装置１００から半導体装置３００に用いるトランジスタは、ＭＯＳトランジスタだけではなく、ＭＩＳトランジスタ全般であればよく、また、半導体集積回路もＭＯＳ型回路全般であればよい。
本発明は、半導体装置及びそれを用いた半導体集積回路、及びこれらを用いた装置全般に利用することができる。そのため、本発明は、産業上の利用可能性が高い。
１０，２０，１００，２００，３００ 半導体装置
１１，２１，１０１，２０１，３０１ 素子分離領域
１２，２２ａ，２２ｂ，１０２，２０２ａ，２０２ｂ，３０２ａ，３０２ｂ ソース領域（ドレイン領域）
１３，２３ａ，２３ｂ，１０３，２０３ａ，２０３ｂ，３０３ａ，３０３ｂ ドレイン領域（ソース領域）
１４，２４ａ，２４ｂ，１０４，２０４ａ，２０４ｂ，３０４ａ，３０４ｂ ゲート電極
１５，２５，１０５，２０５，３０５ 半導体領域
１６，２６ａ，２６ｂ，１０６，２０６ａ，２０６ｂ，３０６ａ，３０６ｂ ゲート絶縁膜
１７，２７，１０７，２０７，３０７ 半導体基板
２０ａ，２０ｂ，２００ａ，２００ｂ，３００ａ，３００ｂ トランジスタ
１００ａ，１００ｂ，４００，４００ａ〜４００ｄ，５００ａ，５００ｂ，６００ａ，６００ｂ，７００ａ〜７００ｆ，８００ａ〜８００ｇ，９００ａ，９００ｂ ＭＯＳトランジスタ
１００ｃ 差動対トランジスタ
Ｃ キャパシタ
ｃｈ チャネル領域
ＣＭＰ コンパレータ
Ｄ，Ｄａ〜Ｄｄ ドレイン
Ｇ，Ｇａ〜Ｇｄ ゲート
ＧＮＤ グランド端子（低電位端子）
ＩＮ 入力端子
Ｉｄ１，ｉｄｓ ドレイン電流
Ｉｓｓ，Ｉｄｄ１，ＩＣＣ１，ＩＣＣ２ 定電流源
ｉｓｓ，Ｉｄｄ２ 定電流
Ｌ１，Ｌ２ａ，Ｌ２ｂ，Ｌ３，Ｌ４ａ，Ｌ４ｂ，Ｌ５ａ，Ｌ５ｂ，Ｌ６ チャネル長
ＯＵＴ，ＯＵＴ１，ＯＵＴ２ 出力端子
Ｐａ，Ｐｂ 配線
Ｑ１０，Ｑ２０ａ，Ｑ２０ｂ，Ｑ１００，Ｑ２００ａ，Ｑ２００ｂ，Ｑ３００ａ，Ｑ３００ｂ 主トランジスタ
Ｑ１１，Ｑ１２，Ｑ２１ａ，Ｑ２２ａ，Ｑ２１ｂ，Ｑ２２ｂ，Ｑ１０１〜Ｑ１０４，Ｑ２０１ａ〜Ｑ２０４ａ，Ｑ２０１ｂ〜Ｑ２０４ｂ，Ｑ３０１ａ，Ｑ３０２ａ，Ｑ３０１ｂ，Ｑ３０２ｂ，Ｑ３０３，Ｑ３０４ 寄生トランジスタ
Ｒａ，Ｒｂ 負荷抵抗
Ｓ，Ｓａ〜Ｓｄ ソース
Ｓｕｂａ〜Ｓｕｂｄ 基板電極
ｔ１０〜ｔ１２，ｔ２０ａ〜ｔ２２ａ，ｔ２０ｂ〜ｔ２２ｂ，ｔ１００〜ｔ１０４，ｔ２００ａ〜ｔ２０４ａ，ｔ２００ｂ〜ｔ２０４ｂ，ｔ３００ａ〜ｔ３０２ａ，ｔ３００ｂ〜ｔ３０２ｂ，ｔ３０３，ｔ３０４ ゲート厚
Ｖ１，Ｖ２，Ｖｉ，Ｖｉ１，Ｖｉ２，Ｖｉｎ 入力電圧
Ｖａ，Ｖｂ，Ｖｏ，Ｖｏ１，Ｖｏ２，Ｖｏｕｔ 出力電圧
Ｖｇｓ，Ｖｇｓ１，Ｖｇｓ２ ゲート・ソース間電圧
Ｖｒｅｆ 参照電圧
Ｖｓｓ，ＶＤＤ 電源端子（高電位端子）
Ｗ１〜Ｗ１０，ΔＷ ゲート幅

Claims (6)

  1. 第１導電型の第１領域と、
    前記第１領域を挟むように形成される第１導電型の第２領域及び第１導電型の第３領域と、
    前記第１領域と前記第２領域との間に形成される第２導電型の第１チャネル領域と、
    前記第１領域と前記第３領域との間に形成される第２導電型の第２チャネル領域と、
    前記第１チャネル領域上に形成される第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成される第１ゲート電極と、
    前記第２チャネル領域上に形成される第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成される第２ゲート電極と、
    前記第１領域、前記第２領域、前記第３領域、前記第１チャネル領域及び前記第２チャネル領域を取り囲む素子分離領域とを備え、
    前記第１ゲート電極は前記第１チャネル領域と前記素子分離領域との境界部を跨いで配線され、
    前記第２ゲート電極は前記第２チャネル領域と前記素子分離領域との境界部を跨いで配線され、
    前記第１領域、前記第２領域及び前記第３領域のチャネル幅方向において、前記第１領域の幅は前記第２領域の幅及び前記第３領域の幅よりも短く、
    前記第１領域、前記第２領域及び前記第３領域のチャネル幅方向において、前記第１領域の両端は、前記第２領域及び前記第３領域の両端よりも内側に位置し、
    前記第１領域、前記第２領域及び前記第３領域のチャネル幅方向において、前記第１領域の両端は、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜の両端よりも内側に位置し、
    前記第１ゲート絶縁膜と前記第２ゲート絶縁膜は、前記第１領域を取り囲むことなく、互いに分離して形成されており、
    前記第１ゲート電極と前記第２ゲート電極は、前記第１領域を取り囲むことなく、互いに分離して形成されている、半導体装置。
  2. 請求項１に記載の半導体装置による少なくとも２つのトランジスタが用いられ、前記少なくとも２つのトランジスタがソース共通結合又はドレイン共通結合がされた差動対トランジスタを含む、半導体集積回路。
  3. 前記トランジスタはＭＯＳトランジスタ動作領域の弱反転領域（サブスレッショルド領域）で作動する、請求項２に記載の半導体集積回路。
  4. 前記トランジスタはＭＯＳトランジスタ動作領域の強反転領域で作動する、請求項２に記載の半導体集積回路。
  5. 前記トランジスタは差動増幅器、カスコード回路、カレントミラー回路、コンパレータ及び演算増幅器の少なくとも１つに使用される、請求項３又は請求項４に記載の半導体集積回路。
  6. 前記トランジスタに基板バイアス効果が生じるように基板電極が所定の電位に固定されている、請求項２〜５のいずれか一項に記載の半導体集積回路。
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