JP5394680B2

JP5394680B2 - 半導体集積回路装置

Info

Publication number: JP5394680B2
Application number: JP2008219799A
Authority: JP
Inventors: 美香海老原; 博文原田
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2008-08-28
Filing date: 2008-08-28
Publication date: 2014-01-22
Anticipated expiration: 2028-08-28
Also published as: JP2010056301A

Description

本発明は、アナログ回路、またはアナログ回路とデジタル回路とを同時に混載した回路に用いる半導体集積回路装置に関する。

一般にＭＯＳトランジスタはゲート絶縁膜直下のシリコン表面をチャネルとして用いるため、ゲート絶縁膜とシリコン界面に存在する欠陥や表面準位の影響を受けやすい。特にＤＣもしくは５００ｋＨｚ以下のような低周波で動作させる場合には、これらの表面準位や欠陥を介した電子やホールのやりとりが頻繁に起こり、これが高周波信号に対するノイズ、いわゆる１／ｆノイズとして現われるので、半導体集積回路にとっては大きな問題となる。この欠陥や表面準位は、ゲート絶縁膜を構成する、例えば二酸化珪素と、シリコンとの原子の結合の不連続性によって生じるダングリングボンドや、ゲート絶縁膜を形成する前のシリコン表面に存在する欠陥や付着物質などによるもので、これらを完全になくすことは難しい。

この欠陥や表面準位に基づくノイズは、ＭＯＳトランジスタのゲート面積が小さいほど大きくなる。すなわちＭＯＳトランジスタのチャネル長をＬ、チャネル幅をＷとすると、Ｌ×Ｗが小さいほど高周波動作におけるノイズが顕著になる。

また、このような傾向は、ＭＯＳトランジスタの中でも、埋め込みチャネル型のＭＯＳトランジスタよりも表面チャネル型のＭＯＳトランジスタにおいて顕著である。なぜなら表面チャネル型トランジスタは、そのチャネルがゲート絶縁膜とシリコンの界面に形成されるのに対し、埋め込みチャネル型トランジスタは、そのチャネルがゲート絶縁膜とシリコンの界面より深い部分のシリコン内部に形成されるため、先に述べた欠陥や表面準位の影響が受けにくくなるためである。つまり、 N＋多結晶シリコンをゲート電極にもつＭＯＳトランジスタにおいては、埋め込みチャネルとなるＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳと称する）よりも表面チャネルとなるＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳと称する）の方が信号成分に対するノイズ成分が大きくなり、Ｐ+多結晶シリコンをゲート電極にもつＭＯＳトランジスタにおいては、埋め込みチャネルとなるＮＭＯＳよりも表面チャネルとなるＰＭＯＳが信号成分に対するノイズ成分がおおきくなる。しかし一方で、小面積で高駆動能力が求められ、表面チャネルの方が多用されてきた。

しかし、図２に示すような従来技術においては駆動能力を必要とするデジタル部分には表面チャネルとなるＬＤＤ構造のトランジスタを使用し、ノイズの低減が必要となるアナログ回路部分には埋め込みチャネルとなるＬＤＤ構造のトランジスタを使用することによりアナログ部に要求される性能（内部ノイズの低減及びゲート面積の縮小）とデジタル回路部に要求される性能( 素子の微細化による高速、高集積、低消費電力化) を同時に満足するアナログ/デジタル混載回路用のＣＭＯＳを提供してきた。
特許３２８２３７５号特開２００５−２８６１６８号公報

しかしながら、半導体の微細化、デバイスの小型化が進められ、更にＣＭＯＳ半導体装置の低電圧化により増幅率の高い増幅回路が使用されるようになってきた。特に、センサー製品では顕著で、センサー製品の小型化によりセンサー部の面積縮小が求められるためセンサー部からの出力電圧は小さくなり、増幅率の高い増幅回路を使用しなくてはならなくなるが、従来技術ではノイズ低減が不十分となり、ノイズが大きくなってしまうという問題が存在した。

また、増幅回路の増幅率を下げノイズの影響を少なくするために、センサー部の感度を上げるなどの方法をとることもできるが、ＣＭＯＳ半導体装置と同一チップ内に感度の高いセンサーを搭載するのは難しいために別々のチップとなり、結果的にはチップ面積の増大につながったり、特殊な材料を使用することなどによりセンサー部の感度を上げようするとコストが高くなったりするという問題が生じていた。

更に、埋め込みチャネル型ＭＯＳＦＥＴを構成するため、ＮＭＯＳにはＰ型ポリシリコンを使用し、ＰＭＯＳにはＮ型ポリシリコンを使用するというような構造の作成において、Ｐ型ポリシリコンをマスクに高濃度なＮ型不純物を注入またはＮ型ポリシリコンをマスクに高濃度なＰ型不純物を注入する際、ポリシリコンの濃度低下による、抵抗の増大、ゲート電極の空乏化による特性の変動やバラツキが発生してしまうという問題も生じていた。

上記課題を解決するために、本発明は、以下のような手段を用いた。

ゲート電極とソース電極を接続した第１のＰチャネル型ＭＯＳトランジスタと、ゲート電極を前記第１のＰチャネル型のＭＯＳトランジスタのゲート電極と接続し、ソース電極を前記第１のＰチャネル型のＭＯＳトランジスタのソース電極と接続した第２のＰチャネル型のＭＯＳトランジスタと、ドレイン電極を前記第１のＰチャネル型のＭＯＳトランジスタのドレイン電極に接続し、ゲート電極を第１の入力端子とする第１のＮチャネル型のＭＯＳトランジスタと、ドレイン電極を前記第２のＰチャネル型のＭＯＳトランジスタのドレイン電極に接続し、ソース電極を前記第１のＮチャネル型のＭＯＳトランジスタのソース電極と接続し、ゲート電極を第２の入力端子とする第２のＮチャネル型のＭＯＳトランジスタと、からなる増幅回路において、前記増幅回路を構成する各々のＭＯＳトランジスタが埋め込みチャネル型であり、前記第１および第２のＮチャネル型のＭＯＳトランジスタのゲート電極にＮ型の不純物が入らないように前記ゲート電極の端部とソース・ドレインを形成する高濃度不純物領域の前記ゲート電極に近いそれぞれの端部とがオフセットしていることを特徴とする半導体集積回路装置とした。

また、ＭＯＳＦＥＴからなる差動増幅回路において、全てのＭＯＳトランジスタが埋め込みチャネルであり、ゲート電極の一端部とソース・ドレインを形成する高濃度不純物領域の一端部がオフセットしていることを特徴とする半導体集積回路装置とした。
また、ＭＯＳＦＥＴからなるＡ／Ｄコンバータにおいて、全てのＭＯＳトランジスタが埋め込みチャネルであり、ゲート電極の一端部とソース・ドレインを形成する高濃度不純物領域の一端部がオフセットしていることを特徴とする半導体集積回路装置とした。

また、ＭＯＳＦＥＴからなるＤ／Ａコンバータにおいて、全てのＭＯＳトランジスタのゲート電極がＰ型多結晶シリコンであることを特徴とする半導体集積回路装置とした。

また、前記オフセット幅が０．５ｕｍ以上であることを特徴とする半導体装置とした。

また、同一基板上に形成されたＭＯＳＦＥＴが、低ノイズ回路である第１のアナログ回路と低ノイズ回路でない第２のアナログ回路を同一基板上に形成した回路に使用される場合において、前記第１のアナログ回路を構成するＭＯＳ型トランジスタは埋め込みチャネル型であり、前記第１のアナログ回路を構成するＮチャネル型のＭＯＳトランジスタのゲート電極にＮ型の不純物が入らないように前記ゲート電極の端部とソース・ドレインを形成する高濃度不純物領域の前記ゲート電極に近いそれぞれの端部とがオフセットしており、前記第１のアナログ回路を構成するＭＯＳ型トランジスタのゲート酸化膜の膜厚は、前記第２のアナログ回路を構成するアナログ回路のＭＯＳ型トランジスタのゲート酸化膜の膜厚よりも薄く形成されていることを特徴とする半導体集積回路装置とした。

本発明のように、ＭＯＳＦＥＴからなる半導体集積回路において、増幅回路やノイズ低減が必要とされるアナログ回路部分のＮＭＯＳ及びＰＭＯＳを埋め込みチャネル型ＭＯＳＦＥＴとし、ゲート電極の一端部とソース・ドレインを形成するための高濃度不純物領域の一端部を離し、更に他の部分よりもゲート酸化膜を薄くすることで、ＤＣもしくは５００ｋＨｚ以下の低周波動作におけるノイズが少なく特性の安定し高精度な回路とすることができる。また、容易にデジタル回路部分のＮＭＯＳ及びＰＭＯＳは表面チャネル型ＭＯＳＦＥＴ、ノイズ特性を必要としないアナログ回路部分のＮＭＯＳ及びＰＭＯＳは表面チャネル型ＭＯＳＦＥＴまたは埋め込みチャネル型ＭＯＳＦＥＴにすることができる。更に、ノイズ低減が必要とされるアナログ回路のみゲート酸化膜を薄くすることによりさらなる低ノイズ回路が実現できる。これによりデジタル回路部に要求される性能( 高速性、高集積、低消費) 及び、ノイズ特性を必要としないアナログ回路部に要求される性能(飽和領域の電圧依存性小・低消費)を達成することができる。故に本発明においては、ノイズ除去のような余分な回路を必要とせず、高精度・小面積で安価な低ノイズ回路を含むアナログ/デジタル回路混載回路を提供することができる。

本発明では、ＤＣもしくは５００ｋＨｚ以下の低周波で駆動する半導体集積回路装置において、低ノイズ回路のアナログ回路部分のＭＯＳトランジスタをゲート電極の一端部とソース・ドレインを形成するための高濃度不純物領域の一端部とが離れている埋め込みチャネル型のＭＯＳトランジスタで構成する。更に、低ノイズ回路のアナログ回路のトランジスタのゲート酸化膜のみ薄くし、デジタル部分のＭＯＳトランジスタは表面チャネル型で構成し、低ノイズ回路以外のアナログ回路部分のＭＯＳトランジスタは低ノイズ回路部分のゲート酸化膜よりも厚い表面チャネル型で構成し、その駆動能力の向上と小型化を促進させたものである。但し、低ノイズ回路以外のアナログ回路部分のＭＯＳトランジスタは埋め込みチャネル型で構成してもよい。

一般に埋め込みチャネル型のＭＯＳトランジスタは、表面チャネル型トランジスタに比べてサブスレッショルド特性が悪いためリーク電流が大きいという問題があり、このリーク電流増加を回避する１つの手段としてＭＯＳトランジスタのチャネル長を長くするということが挙げられるが、これにより駆動能力が低下してしまう。また、一方でこのサブスレッショルド特性を向上させるためにはゲート酸化膜厚を一定にした場合、基板濃度を減少させることが上げられるが、これはドレイン空乏層が伸びやすくなるため、パンチスルーを引き起こしやすくなり、やはりこれを避けるためにはチャネル長は長くする方向になる。つまり埋め込みチャネル型ＭＯＳトランジスタは、リーク電流やパンチスルーの観点からは、表面チャネル型トランジスタに比べて長チャネルになる傾向にある。また、閾値電圧ＶＴＨ制御を行うためのイオン注入において埋め込みチャネル型トランジスタの場合イオン注入の深さのバラツキが閾値電圧Vthに大きく寄与してしまうため閾値電圧Vthバラツキが表面チャネル型トランジスタに比べ大きくなってしまう傾向にある。故に、デジタル回路部で要求される性能(駆動能力・低消費・高集積) を満たすためには表面チャネル型のほうがより要求される性能を満たせる。

また、表面チャネル型トランジスタは埋め込みチャネル型トランジスタに比べて、ゲート酸化膜とシリコン界面に存在する欠陥や表面準位の影響を受けやすく、ノイズが発生しやすい。このノイズはチャネル長やチャネル幅を大きくするほど低減できるので、埋め込みチャネル型ＭＯＳトランジスタに比べて表面チャネル型ＭＯＳトランジスタはチャネル長を長く設定しなければならない。

また、以下に発生するノイズ電圧をＶｎと表すと次式の様に表すことができる。

Ｖｎ²＝Ｋ／Ｃｏｘ＊Ｗ／Ｌ＊1/ｆ（１）
但し、Ｋは製造プロセスに依存した定数で、Ｃｏｘはゲート電極と基板間の容量である。

式１よりわかるようにゲート酸化膜を薄くするとＣｏｘが大きくなるため発生するノイズを低減できることが分かる。更に、ゲート酸化膜を薄くすることによりＶＴＨバラツキを抑えることができる。故に、低ノイズ回路に使用するトランジスタにおいてはゲート酸化膜が薄いことが望ましい。但し、低ノイズ回路部分のトランジスタだけでゲート酸化膜の膜厚を設定できるわけではなく、通常他の回路部分の特性（ＴＤＤＢなど）などを考慮してから決定してしまうためノイズ特性だけで考えて膜厚を設定することはできない。故に、低ノイズ回路に使用するトランジスタと他の回路に使用するトランジスタのゲート酸化膜の膜厚を変化させるのが望ましい。

これらを考えると、低ノイズ回路のアナログ回路部分に使用するＭＯＳにおいては、埋め込みチャネル型でゲート酸化膜が薄い構造であることが望ましく、デジタル回路部分に使用するＭＯＳにおいては、表面チャネル型であることが望ましく、ノイズ特性を必要としないアナログ回路部分に使用するＭＯＳにおいては、表面チャネル型であることが望ましく、これを達成するための手段として本発明のように低ノイズ回路部分に使用するＮＭＯＳのゲート電極をＰ型化、ＰＭＯＳのゲート電極をＮ型化して他の部分よりもゲート酸化膜を薄くし、それ以外の回路部分に使用するＮＭＯＳのゲート電極をＮ型化、ＰＭＯＳのゲート電極をＰ型化し、低ノイズ回路部分以外のアナログ回路のＭＯＳのゲート酸化膜を厚くすることは効果的であるといえる。必ずしも低ノイズ回路部に使用するＭＯＳＦＥＴのみゲート酸化膜を薄くする必要はない。但し、工程が増えてしまうが、他の特性により決まってしまっていたゲート酸化膜厚を、低ノイズ回路（増幅回路など) 以外に使用されるトランジスタのゲート酸化膜厚と低ノイズ回路のトランジスタに使用するゲート酸化膜の膜厚の膜厚を別々にすることにより、低ノイズ回路のトランジスタのノイズ特性に対して膜厚を設定できるため、ノイズの低減には大きな効果がある。

つまり、高駆動能力と低ノイズを両立する本発明のＭＯＳを採用したＣＭＯＳで構成したことは大変効果的である。

以下に、この発明の実施例を図面に基づいて説明する。

この実施例では単結晶半導体基板上に形成したＭＯＳＦＥＴに本発明を用いた場合を示す。本発明のＣＭＯＳの断面構造を図３に示す。本発明における半導体集積回路はＮ型のゲート電極をもつＰＭＯＳ及びＰ型のゲート電極をもつＮＭＯＳで構成されている。

図３においてはＮ型の半導体基板１上にＰ型ウェル層２を形成している。そしてＮ型半導体基板１上にＰＭＯＳを形成しているが、ゲート電極をＮ型のポリシリコン１３及び金属シリサイド膜１０の積層構造としており、エンハンス型のＰＭＯＳで埋め込みチャネル型を実現した、埋め込みチャネル型Ｐ型ＭＯＳＦＥＴ１０１となっている。
また、Ｐ型ウェル層２上にＮＭＯＳを形成しているが、ゲート電極をＰ型のポリシリコン９及び金属シリサイド膜１０の積層構造としており、エンハンス型のＮＭＯＳで埋め込みチャネル型を実現した、埋め込みチャネル型Ｎ型ＭＯＳＦＥＴ１００となっている。

これらのＭＯＳＦＥＴのソース及びドレインはそれぞれのＭＯＳＦＥＴの極性に応じた導電型の低濃度ドレイン／ソース領域及び高濃度ドレイン／ソース領域からなっている。すなわち、ＰＭＯＳに対してはＰ−型不純物領域６及びＰ+型不純物領域７を形成し、ＮＭＯＳに対してはＮ−型不純物領域４及びＮ+型不純物領域５を形成している。

また、このような構造の作成において、Ｐ型ポリシリコンをマスクにＮ型不純物を注入する際、Ｐ型ポリシリコンの濃度低下による、抵抗の増大、ゲート電極の空乏化が懸念される。この課題を解決するため、高濃度不純物がポリシリコンに注入されないようにゲート電極の一端と高濃度不純物領域の一端にある一定の距離をオフセットさせる方法を用いている。但し、ゲート電極の一端部とソース・ドレインを形成するための高濃度不純物領域の一端部を離す距離は最低でも０．５ｕｍ以上にしなくてはならない。アライメントズレや加工精度のバラツキなどを考えると０．５ｕｍ以上離す必要がある。しかし、デジタル回路や低ノイズが必要とならないアナログ回路の一部を構成するトランジスタを表面チャネル型トランジスタで構成する場合、必ずしも高濃度不純物がポリシリコンに注入されないようにゲート電極の一端と高濃度不純物領域の一端にある一定の距離をオフセットさせる方法を用いる必要はない。特に、デジタル回路に使用される場合、駆動能力をあげるためにも寄生抵抗の小さい、ＬＤＤ構造やシングルドレイン構造にするのが望ましい。

このようにゲート電極にＮＭＯＳにはＰ型ポリシリコン、ＰＭＯＳにはＮ型ポリシリコンを採用しているため、閾値電圧は高く、閾値電圧制御用のチャネルドープにはＰＭＯＳではＮ型ウェル層とは逆導電型のボロンまたはＢＦ₂のようなＰ型の不純物を採用し、ＮＭＯＳではＮ型ウェル層とは同導電型のリンまたは砒素のようなＮ型の不純物を採用することになる。そのためＰＭＯＳ及びＮＭＯＳにおいては埋め込みチャネル型のＭＯＳＦＥＴとなる。既に述べたようにこれらのＭＯＳトランジスタの構造において、チャネルはシリコンとゲート絶縁膜界面より深いところに形成され、界面の欠陥や準位の影響を受けず、低ノイズの特性を有することになる。

このようなＭＯＳＦＥＴを用いた本発明の半導体集積回路の実施例を図１に示す。図１は、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴからなる増幅回路だが、全てのＭＯＳＦＥＴについて、図３のようにＮＭＯＳ及びＰＭＯＳは埋め込みチャネル型ＭＯＳＦＥＴ１００でゲート電極とソース・ドレイン高濃度不純物領域をオフセットさせた構造を用いて構成している。また図４に示すように、他の周辺トランジスタと比較し、増幅回路を構成するトランジスタのゲート酸化膜が薄くなっている。しかし、必ずしもゲート酸化膜が薄くなっている必要はない。これは、外部から与えられる信号に重畳されるノイズ信号の影響を極力除外するためであり、更にＶＴＨのバラツキなどを抑制し高精度にするためである。一旦増幅回路で増幅されたノイズ信号を除去することは難しく、もしこれを除くのであれば、ノイズ除去のためのフィルタ回路などの余分な回路を付加することになり、チップ面積の増大と、同時にコストの増加につながる。このように、本発明は余分なノイズ除去回路を必要とせず、入力素子及び入力回路そのものでノイズを除去できるという長所が存在すると同時に低ノイズ回路以外の部分も高集積、高精度が実現できる。

しかし、スロートラップなどの信頼性の観点からは全てのトランジスタでゲート酸化膜を薄くすることが望ましいわけではない。更に、入力信号を受ける素子においてノイズが重畳すると、増幅回路においてはよりノイズが増幅されて、出力端子７において出力信号に大きなノイズ信号が重畳して出力されてしまう。こうなると、出力端子以降の全ての回路において、このノイズ信号は、回路精度の悪化、誤作動の元となって働く。故に、入力信号を受けるＮＭＯＳのみゲート酸化膜を薄くし、埋め込みチャネル型ＭＯＳＦＥＴを用いて構成し、ＰＭＯＳはゲート酸化膜を厚くし、埋め込みチャネル型ＭＯＳＦＥＴを用いて構成してもよい。

図１の回路に、図示はしないが定電流回路や出力回路などの他の回路を付加することによりＯＰ−Ａｍｐやコンパレータなどのような回路を作成することができるが、いずれも増幅回路には図１のように本発明のゲート電極とソース・ドレインを形成する高濃度不純物領域をオフセットさせた埋め込み型ＭＯＳＦＥＴを用いることで、低ノイズの回路とすることができる。

図５は、増幅回路と抵抗を用いて構成した、差動増幅回路である。この場合も全てのＭＯＳＦＥＴが、ゲート電極とソース・ドレインを形成する高濃度不純物領域をオフセットさせた埋め込み型ＭＯＳＦＥＴからなることで、低ノイズの差動増幅回路とすることができる。

図６は、ボルテージレギュレータの一実施例のブロック図である。この場合誤差増幅器７０４を構成する全てのＭＯＳＦＥＴがゲート電極とソース・ドレインを形成する高濃度不純物領域をオフセットさせた埋め込み型ＭＯＳＦＥＴからなる低ノイズの誤差増幅器７０４であり、電流源７０３基準電圧回路７０１を構成するアナログ回路は低ノイズの誤差増幅器を構成するＭＯＳＦＥＴよりも厚いゲート酸化膜の埋め込みチャネル型ＭＯＳＦＥＴからなるアナログ回路で、ドライバーとなるＰ型トランジスタ７１０は表面チャネル型ＭＯＳＦＥＴからなるデジタル回路より構成される。しかし、必ずしも電流源７０３基準電圧回路７０１を構成するアナログ回路は誤差増幅器を構成するＭＯＳＦＥＴよりも厚いゲート酸化膜である必要はなく、更に埋め込みチャネル型でなく表面チャネル型でもよい。

また、本発明は、高周波で動作する全てのＭＯＳＦＥＴからなる回路において有用である。特に高周波で高精度が求められる回路としては、図示はしないがＡ／Ｄ，Ｄ／Ａコンバータや信号が非常に微弱であることが常であるセンサー処理回路などである。

本発明の半導体集積回路装置の一実施例である増幅回路の構成概要である。従来の半導体集積回路装置の製造方法を示す模式断面図である。本発明の半導体集積回路装置の低ノイズ回路を構成するトランジスタ構造を示す模式断面図である。本発明の半導体集積回路装置のデジタル/アナログ混載回路を構成するトランジスタ構造を示す模式断面図である。本発明の半導体集積回路装置の一実施例である差動増幅回路の構成概要である。本発明による増幅回路を用いたボルテージレギュレータの一実施例のブロック図である。

符号の説明

１Ｎ型半導体基板
２Ｐ型ウェル層
３フィールド絶縁膜
４Ｎ−型不純物領域
５Ｎ＋型不純物領域
６Ｐ−型不純物領域
７Ｐ＋型不純物領域
８ゲート絶縁膜
９Ｐ型多結晶シリコンゲート電極
１０金属シリサイドゲート電極
１２酸化膜スペーサー
１３Ｎ型多結晶シリコンゲート電極
１００埋め込みチャネル型Ｎ型ＭＯＳＦＥＴ
１０１埋め込みチャネル型Ｐ型ＭＯＳＦＥＴ
１０２表面チャネル型Ｎ型ＭＯＳＦＥＴ
１０３表面チャネル型Ｐ型ＭＯＳＦＥＴ
１０４グラウンド端子
１０５入力端子１
１０６入力端子２
１０７出力端子
１０８電源端子
１０９抵抗
１１０増幅回路
７０１基準電圧回路
７０２ブリーダー抵抗回路
７０３電流原
７０４誤差増幅器
７０６ボルテージレギュレータ
７０９寄生ダイオード
７１０Ｐ型トランジスタ

Claims

第１の埋め込みチャネル型トランジスタで構成される低ノイズ回路のアナログ回路と、
第２の埋め込みチャネル型トランジスタまたは第１の表面チャネル型トランジスタで構成される低ノイズ回路以外のアナログ回路と、
第２の表面チャネル型トランジスタで構成されるデジタル回路と、
を半導体基板上に備え、
前記低ノイズ回路のアナログ回路のトランジスタのゲート酸化膜厚は、前記低ノイズ回路以外のアナログ回路及び前記デジタル回路のトランジスタのゲート酸化膜厚よりも薄く、
前記第１の埋め込みチャネル型トランジスタでは、Ｎ型ＭＯＳＦＥＴにおいて、Ｐ型のゲートの一端部とソース・ドレインを形成するＮ型の高濃度不純物領域の一端部との間に０．５ｕｍ以上のＮ型の低濃度不純物領域からなるオフセットが設けられている半導体集積回路装置。
前記低ノイズ回路は、増幅回路である請求項１記載の半導体集積回路装置。
前記低ノイズ回路は、Ａ／Ｄコンバータである請求項１記載の半導体集積回路装置。
前記低ノイズ回路は、Ｄ／Ａコンバータである請求項１記載の半導体集積回路装置。