KR100961192B1 - 증가된 유효 채널 길이를 가지는 반도체 소자 - Google Patents
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Abstract
본 발명은 반도체 소자의 유효 채널 길이가 증가된 MOSFET 구조에 관한 것으로, 특히 본 발명의 일 실시예는 소오스 및 드레인 접합 크기가 서로 상이하되, 드레인 접합이 소오스 접합보다 크고 드레인 부분만 고전압이 걸리는 단 방향의 MOSFET에 있어서, 게이트 전극 하부에 오버랩된 STI 소자 분리막 경계 부분, 즉 라이너 절연막이 서로 상이한 소오스 및 드레인 접합 사이를 "Z"형태 또는 "반전된 Z(inverse Z)" 형태로 연결시킨다. 따라서, 본 발명은 게이트 전극 바로 아래의 게이트 절연막 하부에 위치한 소자 분리막의 경계 부분을 변형시켜 유효 채널 길이를 증가시키고 이로 인해 핫 일렉트론이 트랩되어 채널 길이가 감소하는 부분을 보상함으로써 MOSFET의 번인 스트레스시 오프 전류의 증감을 막을 수 있다.
MOSFET, 소자 분리막, 게이트 전극, 유효 채널 길이
Description
도 1은 일반적인 MOSFET의 구조를 나타낸 수직 단면도,
도 2는 도 1의 평면 구조를 나타낸 도면,
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 MOSFET에서 게이트 전극 하부의 소자 분리막 구조를 "Z"로 변형한 예를 나타낸 도면 및 그에 게이트 트랩 패턴이 더 추가된 MOSFET 구조를 나타낸 도면,
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 MOSFET에서 게이트 전극 하부의 소자 분리막 구조를 직선과 대각선의 혼합 또는 대각선만으로 변형한 예를 나타낸 도면들,
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 MOSFET에서 게이트 전극 하부의 소자 분리막 구조를 凹凸 또는 "V"로 변형한 예를 나타낸 도면들,
도 6a 및 도 6b는 종래의 MOSFET와 본 발명에 따른 MOSFET에서의 전하 트랩에 의한 유효 채널 길이를 비교한 도면들,
도 7은 종래 및 본 발명의 MOSFET에 번인 스트레스를 인가한 후의 오프 전류 크기를 비교한 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
102 : 소자 분리막 104 : 라이너 절연막
106 : 게이트 전극 108 : 소오스 접합
110 : 드레인 접합 112 : "Z" 형태 구조
본 발명은 반도체 소자의 MOSFET 구조에 관한 것으로서, 특히 게이트 전극 하부의 소자 분리막 경계부분 형태를 변형시켜 유효 채널 길이가 증가된 MOSFET 구조에 관한 것이다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로커스(LOCalOxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나, 상기 LOCOS 기술은 소자 분리막의측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없었다. 따라서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 구조의 소자분리 기술이 나오게 되었다. 더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자 분리막의 문제점을 개선한 STI(ShallowTrench Isolation) 공정이 등장하게 되었다. STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 산화막을 식각하여 소자 분리막을 형성하는 기술이다.
이와 같은 STI 소자 분리막이 있는 반도체 기판에 MOSFET 구조는 다음 도 1을 참조하여 설명하기로 한다.
반도체 기판(10)인 실리콘 기판에 STI 소자 분리막(14)이 형성되어 있다. STI 소자 분리막(14)과 기판 경계에는 라이너 절연막(12)이 추가 형성되어 있다. 소자 분리막(14) 사이의 활성 영역에 게이트 절연막(16) 및 게이트 전극(18)이 순차 적층되어 있다. 그리고 게이트 전극(18) 상부면에는 하드 마스크(hard mask)막(20)이 적층되어 있으며 하드 마스크막(20), 게이트 전극(18) 및 게이트 절연막(16) 측면에는 스페이서 절연막(22)이 형성되어 있다. 또한 스페이서 절연막(22) 하부와 소자 분리막(14) 사이의 기판내에는 소오스 및 드레인 접합(24, 26)이 형성되어 있다.
한편 DRAM 등의 반도체 메모리장치에서는 고집적화된 셀 트랜지스터인 MOSFET의 리프레쉬(refresh) 특성을 개선하기 위하여 STI 소자 분리막의 경계에 라 이너 절연막을 적용하는 프로세스를 도입하였다. 그런데 도 2와 같이 PMOSFET의 드레인 영역(26)에 고전압이 인가되는 번인 스트레스(burn in stress)시 게이트 절연막(게이트 전극과 동일한 위치)과 라이너 절연막(12) 계면에서 핫 일렉트론(hot electron)에 의한 손상(30, 32)이 발생하여 유효 채널 길이(28)가 감소된다. 이러한 라이너 절연막(12)의 계면이 게이트 절연막(16)보다 핫 캐리어(hot carrier)에 민감하여 넓은 부위가 핫 일렉트론이 트랩되어 유효 채널 길이(28)를 현저히 감소시키고 결국 PMOSFET의 오프 전류(off current)를 증가시켜 결국 ICC 불량을 발생한다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 게이트 전극 바로 아래의 게이트 절연막 하부에 위치한 소자 분리막의 경계 부분을 변형시켜 유효 채널 길이를 증가함으로써 핫 일렉트론이 트랩되어 채널 길이가 감소하는 부분을 보상함으로써 MOSFET의 번인 스트레스시 오프 전류의 증감을 방지할 수 있는 반도체 소자의 유효 채널 길이가 증가된 MOSFET 구조를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 게이트 전극과 소오스 및 드레인 접합을 갖는 MOSFET에 있어서, MOSFET의 소오스 및 드레인 접합 크기가 서로 상이하며 MOSFET의 게이트 전극 하부에 오버랩된 소자 분리막 부분이 서로 상이한 소오스 및 드레인 접합 사이를 "Z" 또는 "반전된 Z" 형태로 연결시키는 구조로 이루어진다.
상기 목적을 달성하기 위하여 본 발명의 다른 MOSFET 구조는 MOSFET의 소오스 및 드레인 접합 크기가 서로 상이하며 MOSFET의 게이트 전극 하부에 오버랩된 소자 분리막 부분이 서로 상이한 소오스 및 드레인 접합 사이를 "직선과 대각선" 또는 "대각선" 형태로 연결시키는 구조로 이루어진다.
상기 목적을 달성하기 위하여 본 발명의 또 다른 MOSFET 구조는 MOSFET의 소오스 및 드레인 접합 크기가 서로 동일하며 MOSFET의 게이트 전극 하부에 오버랩된 소자 분리막 부분이 소오스 및 드레인 접합 사이를 "凹凸" 또는 "V" 형태로 연결시키는 구조로 이루어진다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3a는 본 발명의 일 실시예에 따른 MOSFET에서 게이트 전극 하부의 소자 분리막 구조를 "Z"로 변형한 예를 나타낸 도면이다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 MOSFET 평면 구조는 소오스 및 드레인 접합(108, 110) 크기가 서로 상이하되, 드레인 접합(110)이 소오스 접합(108)보다 크고 드레인 부분만 고전압이 걸리는 단 방향의 MOSFET에 있어서, 게이트 전극(106) 하부에 오버랩된 STI 소자 분리막(102) 경계 부분, 즉 라이너 절연막(104)이 서로 상이한 소오스 및 드레인 접합(108, 110) 사이를 "Z"형태 또는 " 반전된 Z(inverse Z)"(112) 형태로 연결시키는 구조로 이루어진다.
여기서 게이트 전극(106) 하부의 소오스 및 드레인 접합(108, 110) 사이를 연결하는 소자 분리막(102)의 "Z" 또는 "반전된 Z"(112) 구조는 소오스 접합(108)보다 드레인 접합(110) 부분의 길이가 더 길다. 그러므로 전체 MOSFET의 채널 길이가 길어지며 특히 드레인에 고전압이 걸리는 번인 스트레스에서도 핫 일렉트론 트랩에 의해 감소된 채널 길이를 보상하여 적정의 유효 채널 길이를 확보할 수 있다.
도 3b는 본 발명의 일 실시예에 따라 게이트 전극 하부의 소자 분리막 구조를 "Z" 또는 "반전된 Z" 형태로 변형하고 게이트 트랩 패턴을 더 추가시킨 MOSFET 구조를 나타낸 도면이다.
도 3b는 도 3a과 같은 MOSFET에 게이트 전극(106) 에지에 맞닿은 소오스 및 드레인 접합(108, 110) 부분에 게이트 전극(106)과 연결된 도전성 게이트 트랩 패턴(114)을 추가하였다. 이에 따라 게이트 전극(106)에 연결된 게이트 트랩 패턴(114)의 길이만큼 전체 채널 길이가 더 길어져 유효 채널 길이를 극대화할 수 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 MOSFET에서 게이트 전극 하부의 소자 분리막 구조를 직선과 대각선의 혼합 또는 대각선만으로 변형한 예를 나타낸 도면들이다.
도 4a 및 도 4b를 참조하면, 본 발명의 다른 실시예에 따른 MOSFET 평면 구조는 소오스 및 드레인 접합(128, 130) 크기가 서로 상이하되, 드레인 접합(130)이 소오스 접합(128)보다 크고 드레인 부분만 고전압이 걸리는 단 방향의 MOSFET에 있 어서, 게이트 전극(126) 하부에 오버랩된 STI 소자 분리막(122) 경계 부분, 즉 라이너 절연막(124)이 서로 상이한 소오스 및 드레인 접합(128, 120) 사이를 "직선과 대각선" 형태(132) 또는 "대각선" 형태(134)로 연결시키는 구조로 이루어진다.
여기서 게이트 전극(126) 하부의 소오스 및 드레인 접합(128, 130) 사이를 연결하는 STI 소자 분리막(122) 경계인 라이너 절연막(124)이 "직선과 대각선" 형태를 갖는 MOSFET에서 소오스 접합(128)쪽을 대각선으로 드레인 접합쪽(130)을 직선으로 하고, 바람직하게는 대각선 길이가 직선 길이보다 길도록 한다.
그러므로 본 발명의 다른 실시예에 따른 MOSFET에서 게이트 전극(126) 하부의 STI 소자 분리막(122)의 경계인 라이너 절연막(124)을 "직선과 대각선이 혼용된" 형태(132) 또는 "대각선 단독" 형태(134)로 변형함으로써 전체 채널 길이를 확장시키며 특히 드레인에 고전압이 걸리는 번인 스트레스에서도 핫 일렉트론 트랩에 의해 감소된 채널 길이를 보상하여 적정의 유효 채널 길이를 확보할 수 있다.
도 5a 및 도 5b는 본 발명의 또 다른 실시예에 따른 MOSFET에서 게이트 전극 하부의 소자 분리막 구조를 "凹凸" 또는 "V"로 변형한 예를 나타낸 도면들이다.
도 5a 및 도 5b를 참조하면, 본 발명의 또 다른 실시예에 따른 MOSFET 평면 구조는 소오스 및 드레인 접합(148, 150) 크기가 서로 동일하고, 소오스 및 드레이 모두 고전압이 걸리는 양방향의 MOSFET에 있어서, 게이트 전극(146) 하부에 오버랩된 STI 소자 분리막(142) 경계 부분, 즉 라이너 절연막(144)이 서로 상이한 소오스 및 드레인 접합(148, 140) 사이를 "凹凸" 형태(152) 또는 "V" 형태(154)로 연결시키는 구조로 이루어진다.
여기서 게이트 전극(146) 하부의 소오스 및 드레인 접합(148, 150) 사이를 연결하는 STI 소자 분리막(142) 경계인 라이너 절연막(144)의 "凹凸" 또는 "V" 형태 "직선과 대각선" 구조에서 돌출된 부분이 코어 쪽으로 배치되도록 한다.
그러므로 본 발명의 또 다른 실시예에 따른 MOSFET에서 게이트 전극(146) 하부의 STI 소자 분리막(142)의 경계인 라이너 절연막(144)을 "凹凸" 형태(152) 또는 "V" 형태(154)로 변형함으로써 전체 채널 길이를 확장시키며 특히 드레인에 고전압이 걸리는 번인 스트레스에서도 핫 일렉트론 트랩에 의해 감소된 채널 길이를 보상하여 적정의 유효 채널 길이를 확보할 수 있다.
상기 도 4a 내지 도 5b에 도시된 다양한 MOSFET에서도 도 3b와 마찬가지로 게이트 전극에 연결되는 도전성의 게이트 트랩 패턴을 추가시켜 유효 채널 길이를 더 크게 확장할 수 있다.
도 6a 및 도 6b는 종래의 MOSFET와 본 발명에 따른 MOSFET에서의 전하 트랩에 의한 유효 채널 길이를 비교한 도면들이다. 도 6a는 도 1 및 도 2의 MOSFET 구조를, 도 6b는 도 3a의 MOSFET 구조를 기준으로 한 것이다.
도 6a에 도시된 종래 MOSFET는 고전압이 인가되는 드레인 접합(26)에서 STI 소자 분리막(14)의 경계에 있는 라이너 절연막(12)의 계면 사이에 핫 일렉트론이 트랩되어 전체 채널(28a)에서 트랩 부위를 뺀 부분이 유효 채널 길이(28)가 된다. 그러므로 종래 MOSFET는 짧아진 유효 채널 길이에 의해 번인 스트레스시 오프 전류가 증가된다.
도 6b에 도시된 본 발명에 따른 MOSFET는 게이트 전극 하부(106)의 STI 소자 분리막(102) 경계에 있는 라이너 절연막(104)을 다양한 형태로 변화시켜 전체 채널 길이뿐만 아니라 이로 인해 핫 일렉트론이 트랩된 부분을 뺀 유효 채널 길이(113)가 길어진다. 그러므로 본 발명의 MOSFET는 증가된 유효 채널 길이에 의해 번인 스트레스시 오프 전류가 증가되지 않게 된다. 이에 대한 추가 설명은 도 7을 참조하기로 한다.
도 7은 종래 및 본 발명의 MOSFET에 번인 스트레스를 인가한 후의 오프 전류 크기를 비교한 그래프로서, 종래 MOSFET는 번인 스트레스를 인가한 후에 오프 전류가 증가함(B)을 보이나 본 발명의 MOSFET는 번인 스트레스를 인가한 후에도 인가하기 전과 마찬가지로 오프 전류가 동일하게 유지(A)된다.
이상 설명한 바와 같이, 본 발명은 게이트 전극 바로 아래의 게이트 절연막 하부에 위치한 소자 분리막의 경계 부분을 변형시켜 전체 채널 길이뿐만 아니라 유효 채널 길이를 증가함으로써 핫 일렉트론이 트랩되어 채널 길이가 감소하는 부분을 보상하여 MOSFET의 번인 스트레스시 오프 전류의 크기를 안정되게 유지시킨다.
따라서 본 발명은 반도체 장치의 ICC 불량 및 수율을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (9)
- 소자 분리막으로 활성 영역이 정의된 반도체 기판;상기 활성 영역을 가로지르게 뻗어있는 게이트 전극;상기 게이트 전극의 제1 측면의 활성 영역에 제1 크기로 형성된 소오스 접합;상기 제1 측면에 대응하는 게이트 전극의 제2 측면의 활성 영역에 제2 크기로 형성되면서 상기 소오스 접합과 "Z" 또는 "반전된 Z" 형태로 연결된 드레인 접합;상기 게이트 전극의 제1 측면에 부착되어 상기 게이트 전극을 소오스 접합 방향으로 연장하고, 상기 게이트 전극의 제2 측면에 부착되어 상기 게이트 전극을 드레인 접합 방향으로 연장시키는 게이트 트랩 패턴을 포함하는 것을 특징으로 하는 증가된 유효 채널 길이를 가지는 반도체 소자.
- 제 1항에 있어서,상기 드레인 접합의 제2 크기는 상기 소오스 접합의 제1 크기보다 크게 형성된 증가된 유효 채널 길이를 가지는 반도체 소자.
- 소자 분리막으로 활성 영역이 정의된 반도체 기판;상기 활성 영역을 가로지르게 뻗어있는 게이트 전극;상기 게이트 전극의 제1 측면의 활성 영역에 제1 크기로 형성된 소오스 접합;상기 제1 측면에 대응하는 게이트 전극의 제2 측면의 활성 영역에 제2 크기로 형성되면서 상기 소오스 접합과 "직선과 대각선" 또는 "대각선" 형태로 연결된 드레인 접합;상기 게이트 전극의 제1 측면에 부착되어 상기 게이트 전극을 소오스 접합 방향으로 연장하고, 상기 게이트 전극의 제2 측면에 부착되어 상기 게이트 전극을 드레인 접합 방향으로 연장시키는 게이트 트랩 패턴을 포함하는 것을 특징으로 하는 증가된 유효 채널 길이를 가지는 반도체 소자.
- 제 3항에 있어서,상기 소자 분리막의 "직선과 대각선" 형태 구조에서 상기 제1 측면의 소오스 접합쪽을 대각선으로, 상기 제2 측면의 드레인 접합쪽을 직선으로 형성한 증가된 유효 채널 길이를 가지는 반도체 소자.
- 제 4항에 있어서,상기 대각선 길이가 직선 길이보다 길게 형성된 증가된 유효 채널 길이를 가지는 반도체 소자.
- 소자 분리막으로 활성 영역이 정의된 반도체 기판;상기 활성 영역을 가로지르게 뻗어있는 게이트 전극;상기 게이트 전극의 제1 측면의 활성 영역에 제1 크기로 형성된 소오스 접합;상기 제1 측면에 대응하는 게이트 전극의 제2 측면의 활성 영역에 제2 크기로 형성되면서 상기 소오스 접합과 "凹凸" 또는 "V" 형태로 연결된 드레인 접합;상기 게이트 전극의 제1 측면에 부착되어 상기 게이트 전극을 소오스 접합 방향으로 연장하고, 상기 게이트 전극의 제2 측면에 부착되어 상기 게이트 전극을 드레인 접합 방향으로 연장시키는 게이트 트랩 패턴을 포함하는 것을 특징으로 하는 증가된 유효 채널 길이를 가지는 반도체 소자.
- 제 6항에 있어서,상기 소자 분리막의 "凹凸" 또는 "V" 형태 구조에서 돌출된 모서리 부분이 상기 활성 영역 방향으로 배치되어 상기 게이트 전극과 중첩하는 증가된 유효 채널 길이를 가지는 반도체 소자.
- 제 1항, 제 3항 또는 제 6항에 있어서,상기 소오스 및 드레인 접합 부분을 연결하는 소자 분리막은 소자 분리막과 반도체 기판의 경계에 있는 라이너 절연막을 더 포함하여 형성된 증가된 유효 채널 길이를 가지는 반도체 소자.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172770A (en) * | 1981-04-16 | 1982-10-23 | Toshiba Corp | Insulating gate type field effect transistor |
-
2003
- 2003-06-27 KR KR1020030042664A patent/KR100961192B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172770A (en) * | 1981-04-16 | 1982-10-23 | Toshiba Corp | Insulating gate type field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050001100A (ko) | 2005-01-06 |
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