JPH0786582A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 素子形成領域の周囲を素子分離領域で囲んだ
絶縁ゲート型ＦＥＴにおける素子形成領域と素子分離領
域との境界近傍を流れるドレイン電流を抑制する。 【構成】 半導体基板上に形成された絶縁ゲート型電界
効果トランジスタにおいて、素子形成領域１と素子分離
領域２の境界近傍で実効的な抵抗がチャネル中央よりも
大きくなるように素子形成領域あるいはゲート電極３の
形状が形成される。 【効果】 絶縁ゲート型電界効果トランジスタにおける
しきい値の低いチャネル部分がドレイン電流に及ぼす影
響を減少することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、超ＬＳＩに用いて好適
な小型の半導体装置に関し、特に、ＭＩＳ（Metal Insu
lator Silicon ）型電界効果トランジスタに関する。

【０００２】

【従来の技術】半導体基板に形成される絶縁ゲート型電
界効果型トランジスタを微細化し、集積化することは、
占有面積を減らすと同時に素子の電流駆動力を増大でき
るという特長を有する。しかし、それを実現するために
は様々な問題点があることが知られている。その一つ
に、素子と素子の間の距離をいかに小さくして集積度を
上げることができるかが問題となっている。従来は素子
間を分離する方法として改良ＬＯＣＯＳ法が用いられて
きたが、ゲート長Ｌが０．４μｍ以下の世代になると分
離幅が小さくなり、結果的に素子間耐圧が不十分となる
ことが予想されている。そのため、素子分離領域の基板
に溝を掘ってその中を絶縁物等で埋めこんだ埋込み素子
分離法が提案されて素子が試作されている。

【０００３】しかしこの方法では、素子形成領域と素子
分離領域の境界で半導体基板に溝を掘ることで素子形成
領域が角張ってしまうことになる。すなわち、ＬＯＣＯ
Ｓ法においてはフィールド酸化膜端にバーズビークが入
るために基板上の素子形成領域と素子分離領域の境界部
分は角がとれて丸まる傾向があるが、通常の埋込み素子
分離法ではいわゆるバーズビークは生じていないので基
板上の両領域の境界では角がでてくることになる。この
素子形成領域と素子分離領域の境界とゲート電極領域と
が重なった部分では、基板の角に生じる電場の集中によ
り、実効的にしきい値の低いトランジスターが形成され
てしまうという欠点があった。

【０００４】図１１（ａ）に従来構造のトランジスタの
平面図を、図１１（ｂ）にそのＡ−Ａ′における断面図
を示す。同図において、１は素子形成領域、２は素子分
離領域、３はゲート電極領域、５は素子形成領域（ソー
ス電極領域）、６は素子形成領域（ドレイン電極領
域）、７はコンタクトホール、８は素子形成領域と素子
分離領域の境界部で電場集中によって実効的にしきい値
が小さくなってしまっている領域、９はゲート絶縁膜、
１０は層間絶縁膜、１１は金属配線膜である。図１１
（ｂ）に示す領域８の部分が電界の集中によってしきい
値の小さなトランジスタとして動作し、低いゲート電圧
で余計なドレイン電流が流れはじめてしまう。従って、
図１２に示すように、この素子のゲート電圧対ドレイン
電流曲線において、サブスレショルド領域にキンク（Ｉ
_D −Ｖ_D 曲線上の異常な折れ曲り）を生じてしまい、結
果的にゲート電圧がＯ［Ｖ］時のリーク電流が大きくな
ってしまうという欠点があった。すなわち、素子形成領
域の端の方で形成されるしきい値の低いトランジスタ
と、素子形成領域の中心付近で形成される通常のしきい
値を持つトランジスタとが並列に接続されてしまう結果
になり、結果的に特性の悪いトランジスタ素子が形成さ
れることになってしまう不具合がある。

【０００５】この現象を解決するための方法の一つとし
て、素子領域の端部で形成されるトランジスタのしきい
値を大きくすることを試みた。例えば、素子形成領域の
角を丸めたり、埋込み材を素子形成領域の一部にはみだ
させたりして、素子領域の端部で実効的なゲート酸化膜
厚を大きくすること等を試みた。

【０００６】

【発明が解決しようとする課題】しかしながら、素子形
成領域の端部でゲート酸化膜厚を厚くしようとすると、
現在の製造プロセスでは工程数の増大を招くため、この
ようなゲート酸化膜構造を用いた半導体集積回路を大量
に生産する場合、コストの上昇を避けることができな
い。

【０００７】よって、本発明は上述した素子形成領域と
素子分離領域との境界近傍を流れる余分なドレイン電流
を抑制でき、製造コストの上昇を回避し得る半導体装置
を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、埋込み素子分離による素子分
離領域によって画定された素子形成領域に絶縁ゲート型
電界効果トランジスタが形成される半導体装置におい
て、上記電界効果トランジスタのゲート領域下のチャネ
ルは、実効的な抵抗分布がチャネル中央よりも上記素子
形成領域及び上記素子分離領域の境界近傍で高抵抗にな
るように形成されることを特徴とする。また、上記電界
効果トランジスタのゲート領域下及びその近傍の上記素
子形成領域のうち少なくともいずれかの領域が上記素子
分離領域側に拡張されることを特徴とする。また、上記
電界効果トランジスタのゲートは、上記素子形成領域及
び素子分離領域の境界近傍において、ソース電極側にお
けるゲート電極のチャネルへの重なり部分がドレイン電
極側のチャネルへの重なり部分よりも大きくなるように
形成されることを特徴とする。

【０００９】

【作用】本発明の構成によれば、従来型の埋込み素子分
離を用いた絶縁ゲート型電界効果トランジスタと比較し
て、素子形成領域と素子分離領域の境界近傍に発生す
る、しきい値が実効的に小さくなっているトランジスタ
のドレイン電流を小さくすることができる。これはこの
部分のチャネル長を実効的に大きくして、チャネル抵抗
を大きくすることで実現するものである。従って、素子
全体のドレイン電流に生じるキンクを小さくすることが
可能となる。

【００１０】これを実現するには素子領域の形状を物理
的に変える方法と、ゲート電極領域を境界近傍で大きく
して実効的なチャネル抵抗を大きくする方法、これら方
法の併用が考えられる。また、後者の方法を実現するた
めに必要なゲート電極を配置する際には、ソース電極側
の方にゲート電極の重なりを大きく取ることによって、
本発明が採用するゲート電極構造によるゲート・ドレイ
ン間の容量の増大を抑えることが可能となる。これは素
子の高速スイッチング動作に都合が良い。

【００１１】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は、本発明の第１の実施例を示してい
る。図１において、図１１に示される部分と対応する部
分には同一符号を付し、かかる部分の説明は省略する。
この実施例のＦＥＴトランジスタは図示されるように素
子形成領域１と素子分離領域２の境界線をゲート電極領
域３の近傍で素子分離領域側にはみ出させる構造となっ
ている。この構造とすることによって、電場の集中でし
きい値が低くなっている領域に対して実効的なチャネル
長を大きくする。従って実効的な抵抗を大きくすること
ができる。このチャネルの構造では、キャリアが通過す
る領域はチャネル中心部のみである。というのは周辺部
にはチャネルの幅方向（図１の素子形成領域１とゲート
３の重複部分における縦方向）の電場が無いこと、実効
的なチャネル抵抗が大きいことにより殆んどドレイン電
流が流れないからである。つまりソース電極からドレイ
ン電極へキャリアが輸送される際には図１中に矢線で示
した電流パスは殆んどありえないことになる。更にいわ
ゆるサブスレッシュホルド領域においてもこのことは素
子周辺部近傍でのキャリアの拡散経路を大きくすること
に相当しているので、本発明の効果は存在する。

【００１２】また、このチャネル構造では素子形成時に
図２に示すようにチャネルの素子分離領域側にはみ出し
た領域１ａに対して、ソース／ドレイン領域の不純物拡
散層を形成する際にイオンが打たれないようにマスク４
によってマスキングを行っている。このマスクはＣＭＯ
Ｓ形成時に行う工程なので工程増加にはならない。従っ
て、素子形成領域と素子分離領域の境界近傍に対して結
果的に高抵抗の部分を形成することができ、周辺部分を
流れる電流を小さく抑制することができる。この場合、
マスキングによってゲート電極領域の一部が被覆され、
ソース／ドレイン電極領域と同時にドーピングすること
が不可能になるため、ゲート電極部への不純物導入はゲ
ート電極加工前に行っておくか、または金属でゲート電
極を形成する。

【００１３】図３は、本発明の第２の実施例を示してい
る。同図において、図１１に示される部分と対応する部
分には同一符号を付し、かかる部分の説明は省略する。

【００１４】この実施例では、ゲート電極３の形状が
「コ」の字状に形成されており、電流チャネルの素子形
成領域１及び素子分離領域２の境界部分をゲート電極３
の拡張部分が覆っている。このようにゲート電極領域３
を素子形成領域１と素子分離領域２の境界近傍でゲート
長が大きくなるように形成することで、この境界領域に
生じるしきい値の小さなトランジスタの実効的なチャネ
ル長を長くすることでチャネル抵抗を大きくすることが
でき、この部分のドレイン電流を小さくすることができ
る。その結果、全体的にみたオフリーク電流を小さくす
ることができ、図１２に示されるドレイン電流成分に見
られたキンクを小さくすることができる。この図３に示
される構成において、ゲート電極領域３の配置がソース
電極側５の方に片寄っていることに注目すべきである。
極微細に形成される絶縁ゲート型電界効果トランジスタ
では、寄生容量の遅延時間に対する寄与が相対的に大き
くなってくる。ここで、遅延時間に対する影響の大きい
ゲート電極とソース電極間容量Ｃ_GS、ゲート電極とドレ
イン電極間の容量Ｃ_GDについて考える。容量Ｃ_GSと容量
Ｃ_GDは共にデバイスの高速スイッチング動作の際に充放
電されるために遅延時間に影響するが、その寄与は両者
で異なり、容量Ｃ_GDの方が影響が大きいことが分かって
きた。これは容量Ｃ_GSは電源回路側に接続されソース電
極の電位が固定されているのに対し、容量Ｃ_GDは負荷回
路側に接続されドレイン電極の電位は常に変動するから
である。従って、このような変形したゲート電極を用い
る際にはＣ_GD＜Ｃ_GSとなるようにすることが高速スイッ
チング動作のために重要である。この容量はゲートオー
バーラップ容量とゲートフリンジ容量の和で示され、共
にゲート領域の周辺長に比例することから、ソース側の
素子形成領域５でゲート電極の周辺長が大きくなるよう
に設計すると高速動作可能なデバイスとすることができ
る。

【００１５】なお、製造プロセスにおいて、ゲート電極
３のパターン形成の際に素子形成領域１とのいわゆるパ
ターンの位置合わせズレが生じて所望の位置にゲート電
極が形成されず、例えば、図４に示すようなゲート領域
３が素子形成領域１から外れた状態になることも有り得
る。これに対しては図５に示すようにゲート電極形状を
斜めにするという工夫をすると、ドレイン電流は少し小
さくなるが合わせズレに対しては余裕を持つ構造とする
ことができる。

【００１６】これらの素子の製造方法は通常の半導体集
積回路の製造に用いられるプロセスで必要十分であり、
特別なものは何等必要としない。

【００１７】次に、図６乃至図１０に示される平面図及
びそのＡ−Ａ′断面図を参照しながら上述した構造を有
する半導体装置の製造プロセスについて説明する。

【００１８】まず、半導体基板に素子形成領域１と素子
分離領域２を形成する。このとき、素子分離方法は素子
形成領域１を囲む溝（トレンチ）に絶縁膜を埋込む方法
を用いている。具体的には、この絶縁膜として、シリコ
ン酸化膜やシリコン窒化膜等が挙げられる。狭い意味の
絶縁物ではなく絶縁性を持つ物質、例えば、アンドープ
のポリシリコンなどでもよい。素子形成領域１は、図１
に示したようにゲート電極領域３と重なるところで幅が
大きくなるように形成する（図６（ａ）及び同図
（ｂ））。次に、ゲート絶縁膜となる酸化膜９を形成
し、ゲート電極となるポリシリコン膜１０を堆積する。
この堆積において不純物を拡散する（図７（ａ）及び同
図（ｂ））。

【００１９】次に、ゲート電極３をレジストでパターニ
ングして、その後ＲＩＥ等でゲート電極を加工する。こ
のプロセスでゲート３を図３に示したような「コ」の字
状のゲート電極形状にする（図８（ａ）及び同図
（ｂ））。そして、ゲート電極領域に対して、自己整合
的にソース電極領域とドレイン電極領域に対して不純物
をイオン注入する。この際、素子形成領域と素子分離領
域の境界近傍を流れるチャネル電流の抑制をより効果的
にするために、予め図２に示したような素子形成領域の
一部を覆うイオン注入マスク４を用いてイオン注入する
ことで、問題となっている素子形成領域と素子分離領域
の境界付近のチャネル抵抗を高めることができる（図９
（ａ）及び同図（ｂ））。なお、このイオン注入のマス
キングがなくても素子分離領域側に拡張された素子形成
領域部分における電場が弱いことにより、当該部分のチ
ャネル抵抗が実効的に高められ、チャネル周辺部による
余計なドレイン電流の抑制効果は得られる。

【００２０】マスク４を除去して、活性化アニールを行
う。層間絶縁膜１０を堆積してからコンタクトホール７
を開孔し、Ａｌ等の金属をスパッタし、電極配線をパタ
ーニングして素子を完成する（図１０（ａ）及び同図
（ｂ））。図１０（ａ）に示す構成においてゲート電極
領域３に対するコンタクトは図１０の下部だけではなく
上部からも同時に２個所でとる構造を採用することもで
きる。その場合にはゲート抵抗の影響を最小限にするこ
とができる。

【００２１】以上説明した製造プロセスは、ｎ型、ｐ型
を問わないので、ＣＭＯＳ製造プロセスに応用できる。
その際、ＰＭＯＳＦＥＴのゲート電極はポリシリコンへ
のリン拡散によるドーピングでつくることとし、これを
しきい値調整のためにチャネルイオン注入を行う工程で
行えば簡単にできる。また、金属ゲート電極を用いれば
チャネルイオン注入は必要になるが、ＣＭＯＳで表面チ
ャネル型のＰＭＯＳＦＥＴを形成できる。勿論、マスキ
ング工程が余計にかかるがポリシリコンに対するイオン
注入を先に行ってからゲート加工をすればポリシリコン
でも表面チャネル型のＰＭＯＳＦＥＴが形成できるのは
明らかである。また、自己整合的にシリサイドをソース
電極領域、ドレイン電極領域及びゲート電極領域に形成
する工程を用いることも可能である。

【００２２】ここでは、素子分離工程は埋込み素子分離
を仮定してきたが、その他の素子分離法で素子領域と素
子分離領域との干渉を避けたい場合に本発明が応用でき
ることは明らかである。本発明の半導体装置は、大容量
のメモリや論理素子等に用いて好都合である。

【００２３】

【発明の効果】以上説明したように本発明の半導体装置
によれば、絶縁ゲート型電界効果トランジスタの埋込み
素子分離に起因する異常なドレイン電流の発生を抑制す
ることが可能となる。しかも、製造プロセスを増加させ
ずに済み好都合である。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す半導体装置の平面
図。

【図２】図１に示す半導体装置の形成時に行うイオン注
入に用いるマスクを説明する図。

【図３】本発明の第２の実施例を示す半導体装置の平面
図。

【図４】第２の実施例の半導体装置においてゲートの位
置合わせズレが生じた場合を説明する説明図。

【図５】ゲートの合わせズレに対する許容度を大きくし
た例を示す説明図。

【図６】本発明を用いた半導体装置の製造工程を説明す
る説明図。

【図７】本発明を用いた半導体装置の製造工程を説明す
る説明図。

【図８】本発明を用いた半導体装置の製造工程を説明す
る説明図。

【図９】本発明を用いた半導体装置の製造工程を説明す
る説明図。

【図１０】本発明を用いた半導体装置の製造工程を説明
する説明図。

【図１１】従来の半導体装置における問題点を説明する
説明図。

【図１２】従来型の半導体装置におけるゲート電圧対ド
レイン電流特性を示すグラフ。

【符号の説明】

１ 素子形成領域 ２ 素子分離領域 ３ ゲート電極領域 ４ イオン注入に対するマスク ５ 素子形成領域（ソース電極領域） ６ 素子形成領域（ドレイン電極領域） ７ コンタクトホール ８ 低しきい値領域 ９ ゲート絶縁膜 １０ 層間絶縁膜 １１ 金属配線領域 １ａ 素子形成領域で、不純物が拡散されない領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】埋込み素子分離による素子分離領域によっ
   て画定された素子形成領域に絶縁ゲート型電界効果トラ
   ンジスタが形成される半導体装置であって、 前記電界効果トランジスタのゲート領域下のチャネル
   は、実効的な抵抗分布がチャネル中央よりも前記素子形
   成領域及び前記素子分離領域の境界近傍で高抵抗になる
   ように形成される、 ことを特徴とする半導体装置。
2. 【請求項２】前記電界効果トランジスタのゲート領域下
   及びその近傍の前記素子形成領域のうち少なくともいず
   れかの領域が前記素子分離領域側に拡張される、ことを
   特徴とする請求項１記載の半導体装置。
3. 【請求項３】前記電界効果トランジスタのゲートは、前
   記素子形成領域及び素子分離領域の境界近傍において、
   ソース電極側におけるゲート電極のチャネルへの重なり
   部分がドレイン電極側のチャネルへの重なり部分よりも
   大きくなるように形成される、ことを特徴とする請求項
   １記載の半導体装置。