KR20190102166A - Finfet sram 내의 접촉부 치수를 감소시킴으로써 게이트 대 접촉부 브릿징을 방지하는 방법 - Google Patents

Finfet sram 내의 접촉부 치수를 감소시킴으로써 게이트 대 접촉부 브릿징을 방지하는 방법 Download PDF

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Abstract

정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀은 제1 방향으로 각각 연장되는 제1 게이트와 제2 게이트를 포함한다. 제1 간극은 제1 방향으로 제1 게이트를 제2 게이트와 분리시킨다. SRAM 셀은 제1 방향으로 연장되는 Vcc 접촉부를 포함한다. 제2 간극은 제1 방향에 수직인 제2 방향으로 Vcc 접촉부를 제1 게이트와 분리시킨다. Vcc 접촉부의 어떠한 세그먼트도 제1 방향으로 제1 간극과 중첩되지 않는다. SRAM 셀은 제1 방향으로 연장되는 Vss 접촉부를 포함한다. 제3 간극은 제2 방향으로 Vss 접촉부를 제1 게이트와 분리시킨다. Vss 접촉부의 세그먼트는 제1 간극쪽으로 배치된다. Vss 접촉부는 제2 방향으로 Vcc 접촉부보다 작다.

Description

FINFET SRAM 내의 접촉부 치수를 감소시킴으로써 게이트 대 접촉부 브릿징을 방지하는 방법{PREVENTING GATE-TO-CONTACT BRIDGING BY REDUCING CONTACT DIMENSIONS IN FINFET SRAM}
초 서브 마이크론(deep sub-micron) 집적 회로 기술에서, 내장된 정적 랜덤 액세스 메모리(static random access memory; SRAM) 장치는 고속 통신, 이미지 프로세싱, 및 시스템-온-칩(system-on-chip; SOC) 제품들의 인기있는 저장 유닛이 되었다. 마이크로프로세서 및 SOC 내의 내장된 SRAM의 양(amount)은 각각의 새로운 기술 세대 내의 성능 요건을 충족하기 위해 증가한다. 실리콘 기술이 한 세대에서 다음 세대로 계속 크기 조정(acale)됨에 따라, 최소한의 기하학적 크기의 벌크 평면형 트랜지스터에서 고유한 문턱 전압(Vt) 변이의 영향은 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 셀의 정적 잡음 마진(static noise margin; SNM)을 감소시킨다. 점점 더 작아지는 트랜지스터 지오메트리들(geometries)에 의해 야기되는 SNM에서의 이 감소는 바람직하지 않다. SNM은, Vcc가 더 낮은 전압으로 크기 조정될 때 더 감소된다.
SRAM 문제를 해결하고 셀 수축 능력을 향상시키도록, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 장치는 일부 응용을 위해 종종 고려된다. FinFET은 속도와 장치 안정성 둘 다를 제공한다. FinFET은 상단 표면 및 대향 측벽들과 연관된 채널(핀 채널이라고 지칭됨)을 가진다. 그 혜택은 더 양호한 짧은 채널 제어(서브-문턱 누출(sub-threshold leakage))뿐만 아니라 추가적인 측벽 장치 폭(Ion 성능)으로부터 도출될 수 있다. 그러므로, FinFET은 게이트 길이 크기 조정 및 고유 Vt 변동(fluctuation)의 견지에서 이점을 갖도록 기대된다. 하지만, 기존의 FinFET SRAM 장치는 여전히 단점, 예컨대, 게이트 끝 위치에서 바람직하지 않은 변이와 관련된 단점을 가지는데, 이 단점은 게이트/접촉부 격리를 열화시키고 FinFET SRAM 성능 및/또는 신뢰성에 악영향을 미칠 수 있다.
그러므로, 기존의 FinFET SRAM 장치들이 일반적으로 그 자신들의 의도된 목적들에 대해 적절하였지만, 이들은 모든 면에서 완전히 만족스럽지는 않았다.
정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀은 제1 방향으로 각각 연장되는 제1 게이트와 제2 게이트를 포함한다. 제1 간극은 제1 방향으로 제1 게이트를 제2 게이트와 분리시킨다. SRAM 셀은 제1 방향으로 연장되는 Vcc 접촉부를 포함한다. 제2 간극은 제1 방향에 수직인 제2 방향으로 Vcc 접촉부를 제1 게이트와 분리시킨다. Vcc 접촉부의 어떠한 세그먼트도 제1 방향으로 제1 간극과 중첩되지 않는다. SRAM 셀은 제1 방향으로 연장되는 Vss 접촉부를 포함한다. 제3 간극은 제2 방향으로 Vss 접촉부를 제1 게이트와 분리시킨다. Vss 접촉부의 세그먼트는 제1 간극쪽으로 배치된다. Vss 접촉부는 제2 방향으로 Vcc 접촉부보다 작다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계 표준 관행에 따라, 다양한 피처들은 크기대로(to scale) 그려지지 않음이 강조된다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다. 첨부된 도면들은 본 발명의 전형적인 실시예들만을 예증하는 것이고, 그러므로 본 발명이 다른 실시예들에도 또한 동일하게 적용될 수 있기 때문에 그 범위(scope)를 제한하는 것으로 고려되지 않아야 한다는 것이 또한 강조된다.
도 1은 예시적인 FinFET 장치의 사시도이다.
도 2는 본 개시의 실시예에 따른 1-비트 SRAM 셀에 대한 회로 개략도를 예증한다.
도 3은 본 개시의 일 실시예에 따른 1-비트 SRAM 셀의 평면도를 예증한다.
도 4는 본 개시의 일 실시예에 따른 SRAM 셀의 실제적으로 제조된 전도성 접촉부의 예시를 예증한다.
도 5는, 본 개시의 실시예에 따라, 원래의 1-비트 SRAM 셀 레이아웃 설계와, 원래의 1-비트 SRAM 셀 레이아웃 설계에 기초한 수정된 1-비트 SRAM 셀 레이아웃 설계를 예증한다.
도 6은 본 개시의 실시예에 따른 방법을 예증하는 흐름도이다.
하기의 개시는 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
본 개시는, 핀-유사(fin-like) 전계 효과 트랜지스터(FinFET) 장치에 대한 것이지만 그렇지 않은 경우 FinFET 장치에만 제한되지는 않는다. 예컨대, FinFET 장치는 P형 금속 산화물 반도체(PMOS; P-type metal-oxide-semiconductor) FinFET 장치 및 N형 금속 산화물 반도체(NMOS; N-type metal-oxide-semiconductor) FinFET 장치를 포함하는 상보적 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 장치일 수 있다. 아래의 개시에서는 본 개시의 다양한 실시예들을 예증하기 위해 하나 이상의 FinFET을 계속 이용할 것이다. 그러나, 본 출원은 구체적으로 청구되는 것을 제외하고 특별한 타입의 장치로 제한되어서는 안된다는 것이 이해된다.
FinFET 장치의 사용은 반도체 산업에서 인기를 얻고 있다. 도 1을 참조하면, 예시적인 FinFET 장치(50)의 사시도가 예증된다. FinFET 장치(50)는, 기판(예컨대, 벌크 기판) 위에 구축되는 비평면 다중-게이트 트랜지스터이다. 얇은 실리콘-함유 “핀-유사” 구조체(이하에서 “핀”이라고 지칭됨)는 FinFET 장치(50)의 본체를 형성한다. 핀은 도 1에 도시된 X 방향을 따라 연장된다. 핀은, X-방향에 직교하는 Y-방향을 따라 측정된 핀 폭 Wfin 을 가진다. FinFET 장치(50)의 게이트(60)는 이 핀을, 예를 들면 핀의 상단 표면 및 대향 측벽 표면들을 둘러싼다. 따라서, 게이트(60)의 일부분은, X-방향과 Y-방향 둘 다에 직교인 Z-방향으로 핀 위에 배치된다.
LG 는 X-방향으로 측정된 게이트(60)의 길이(또는 관점에 따라 폭)를 표시한다. 게이트(60)는 게이트 전극 컴포넌트(60A)와 게이트 유전체 컴포넌트(60B)를 포함할 수 있다. 게이트 유전체(60B)는 Y-방향으로 측정된 두께 tox를 가진다. 게이트(60)의 일부분은 쉘로우 트렌치 격리부(shallow trench isolation; STI)와 같은 유전체 격리 구조체 위에 배치된다. FinFET 장치(50)의 소스(70)와 드레인(80)은 게이트(60)의 대향 측면들 상에 핀의 연장부들 내에 형성된다. 게이트(60)에 의해 둘러싸이고 있는 핀의 일부분은 FinFET 장치(50)의 채널로서 기능한다. FinFET 장치(50)의 효과적인 채널 길이는 핀의 치수들(dimensions)에 의해 결정된다.
FinFET 장치는 종래의 금속-산화물 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor; MOSFET) 장치 (또한 평면형 트랜지스터 장치라고 지칭됨)에 대해 다수의 이점들을 제공한다. 이들 이점들은 더 양호한 칩 면적 효율성, 향상된 캐리어 이동도, 그리고 평면형 장치의 제조 프로세싱과 호환되는 제조 프로세싱을 포함할 수 있다. 따라서, 전체 IC 칩의 일부분 또는 전체 IC 칩을 위한 FinFET 장치를 사용해 집적 회로(integrated circuit; IC) 칩을 설계하는 것이 바람직할 수 있다.
하지만, 종래의 FinFET 장치는 여전히 단점을 가질 수 있다. 예를 들면, 반도체 피처(feature) 크기가 계속 줄어듦에 따라, 게이트 프로파일 - 특히 게이트의 단부 - 에서의 변이는 게이트와 근처의 전도성 접촉부들 사이의 의도하지 않은 브릿징(bridging)을 야기할 수 있다. SRAM 장치에서, 이 브릿징은 게이트와 Vss 또는 노드 접촉부 사이의 브릿징으로서 나타날 수 있다(manifest). 본 개시의 다양한 양상들에 따라, Vss와 노드 접촉부들의 치수들은, 이하에서 보다 자세히 논의되는 바와 같이 브릿징 위험(risk)을 감소시키도록 줄어들 수 있다.
도 2는 단일-포트 SRAM 셀(예컨대, 1비트 SRAM 셀)(90)에 대한 회로 개략도를 예증한다. 단일-포트 SRAM 셀(90)은 풀업 트랜지스터들(PU1, PU2), 풀다운 트랜지스터들(PD1, PD2), 및 통과-게이트 트랜지스터들(PG1, PG2)을 포함한다. 회로도에서 도시된 바와 같이, 트랜지스터들(PU1 및 PU2)은 위에서 논의된 p형 FinFET과 같은 p형 트랜지스터이고, 트랜지스터들(PG1, PG2, PD1, 및 PD2)은 위에서 논의된 n형 FinFET이다.
풀업 트랜지스터(PU1)와 풀다운 트랜지스터(PD1)의 드레인들은 함께 결합되고, 풀업 트랜지스터(PU2)와 풀다운 트랜지스터(PD2)의 드레인들은 함께 결합된다. 트랜지스터들(PU1 및 PD1)은 제1 데이터 래치를 형성하도록 트랜지스터들(PU2 및 PD2)과 교차 결합된다. 트랜지스터들(PU2 및 PD2)의 게이트들은 제1 저장 노드(SN1)를 형성하도록 함께 그리고 트랜지스터들(PU1 및 PD1)의 드레인들에 결합되고, 트랜지스터들(PU1 및 PD1)의 게이트들은 상보적 제1 저장 노드(SNB1)를 형성하도록 함께 그리고 트랜지스터들(PU2 및 PD2)의 드레인들에 결합된다. 풀업 트랜지스터들(PU1 및 PU2)의 소스들은 전력 전압 Vcc (또한 Vdd라고 지칭됨)에 결합되고, 일부 실시예에서, 풀다운 트랜지스터들(PD1 및 PD2)의 소스들은 전기 접지일 수 있는 전압 Vss에 결합된다.
제1 데이터 래치의 제1 저장 노드(SN1)는 통과 게이트 트랜지스터(PG1)를 통해 비트 라인(BL)에 결합되고, 상보적 제1 저장 노드(SNB1)는 통과 게이트 트랜지스터(PG2)를 통해 상보적 비트 라인(BLB)에 결합된다. 제1 저장 노드(N1)와 상보 제1 저장 노드(SNB1)는 종종 정반대의 논리 레벨(논리적 하이 또는 논리적 로우)인 상보적 노드이다. 통과 게이트 트랜지스터들(PG1 및 PG2)의 게이트는 워드 라인(WL)에 결합된다.
도 3은 본 개시의 실시예에 따른 SRAM 셀의 단편적인 평면도를 예증한다. SRAM 셀은 (예시로서) 1-비트 SRAM 셀(100)과 같은 복수의 셀들을 포함하며, 이것의 회로 개략도가 회로 개략도(90)로서 도 2에 도시된다. SRAM 셀(100)의 요소들은 점선의 경계선을 사용해 박스 내에 도 3의 평면도에서 도시된다.
SRAM 셀은 복수의 핀 라인들(110-115)(활성 영역, 즉, OD라고 또한 지칭됨)를 포함한다. 도 3에 도시된 바와 같이, 4개의 핀 라인들(111-114)이 SRAM 셀(100) 내에 (또는 이 셀의 일부로서) 배치되고, 각각은 X-방향으로 연장된다(도 1에 또한 도시됨). 핀 라인들(111-114)은 실리콘 또는 실리콘 게르마늄과 같은 반도체 물질을 함유한다. 일부 실시예에서, 핀 라인들(111 및 114)은 풀다운 트랜지스터들을 위한 핀 라인들이고, 핀 라인들(112 및 113)은 풀업 트랜지스터들을 위한 핀 라인들이다.
SRAM 셀은, 각각 Y-방향으로 연장되는(도 1에 또한 도시됨) 복수의 세장형 게이트 구조체들(게이트 라인들이라고 또한 지칭됨)(120-127)을 또한 포함한다. 게이트 구조체들(120-127) 각각은 도 1을 참조해서 위에서 논의된 방식으로 하나 이상의 핀 라인들(110-115)을 둘러싼다. 두 개의 연속적인 게이트 구조체들(121 및 124)은 전적으로 SRAM 셀(100) 내에 배치된다. 게이트 구조체들(120 및 125)은 또한 각각 SRAM 셀(100) 내로 부분적으로 연장된다. 게이트 구조체들(120, 121, 124, 및 125)과 핀 라인들(111-114)은 적어도 6개의 트랜지스터 장치들, 예를 들면, 도 2를 참조해서 위에서 논의된 SRAM 셀의 PD1, PD2, PG1, PG2, PU1, 및 PU2 트랜지스터 장치들을 집합적으로 형성한다.
복수의 전도성 접촉부들(130-141)은 도 3의 평면도에서 또한 도시된다. 비트-라인(BL) 접촉부(131), Vcc (Vdd라고 또한 지칭됨) 접촉부(132), Vss (접지하고 또한 지칭됨) 접촉부(133), 노드 접촉부(135), 노드 접촉부(136), Vss 접촉부(138), Vcc 접촉부(139), 및 BL 접촉부(140)가 (적어도 부분적으로) SRAM 셀(100) 내에 배치된다. 도 3에 도시된 바와 같이, BL 접촉부(131)는 Y방향으로 측정되는 치수(150)와 X방향으로 측정되는 치수(151)를 가지고, Vcc 접촉부(132)는 Y방향으로 측정되는 치수(160)와 X방향으로 측정되는 치수(161)를 가지고, Vss 접촉부(133)는 Y방향으로 측정되는 치수(170)와 X방향으로 측정되는 치수(171)를 가지고, 노드 접촉부(135)는 Y방향으로 측정되는 치수(180)와 X방향으로 측정되는 치수(181)를 가지며, 노드 접촉부(136)는 Y방향으로 측정되는 치수(190)와 X방향으로 측정되는 치수(191)를 가진다.
일부 실시예에서, BL 접촉부(131)의 치수(150)는 약 100 나노미터(nm)보다 작다. 치수(150)는 또한 Vss 접촉부(133)의 치수(170)보다 작고 노드 접촉부(135)의 치수(180)보다 작다. 일부 실시예에서, 치수(150)와 치수(170) 사이의 비율은 약 0.5보다 작고, 치수(150)와 치수(180) 사이의 비율은 약 0.7보다 작다. 이들 비율 범위들은 SRAM 셀 설계와 성능을 위해 최적화된다.
일부 실시예에서, Vcc 접촉부(132)의 치수(160)는 약 40 나노미터(nm)보다 작다. 치수(160)는 또한 Vss 접촉부(133)의 치수(170)보다 작고 노드 접촉부(135)의 치수(180)보다 작다. 일부 실시예에서, 치수(160)와 치수(170) 사이의 비율은 약 0.4보다 작고, 치수(160)와 치수(180) 사이의 비율은 약 0.6보다 작다. 이들 비율 범위들은 SRAM 셀 설계와 성능을 위해 최적화된다.
일부 실시예에서, BL 접촉부(131)의 치수(151)는 Vss 접촉부(133)의 치수(171)보다 크고 노드 접촉부(135)의 치수(181)보다 크다. 일부 실시예에서, 치수(151)는 치수(171)보다 적어도 약 0.5 nm만큼 크고, 치수(151)는 치수(181)보다 적어도 약 0.5 nm만큼 크다. 일부 실시예에서, Vcc 접촉부(132)의 치수(161)는 Vss 접촉부(133)의 치수(171)보다 크고 노드 접촉부(135)의 치수(181)보다 크다. 일부 실시예에서, 치수(161)는 치수(171)보다 적어도 약 0.5 nm만큼 크고, 치수(161)는 치수(181)보다 적어도 약 0.5 nm만큼 크다. Vss 접촉부(133)의 치수(171)는 또한 노드 접촉부(135)의 치수(181)보다 작을 수 있다. 일부 실시예에서, 치수(171)는 치수(181)보다 적어도 약 0.1 nm만큼 작다. 이하에서 더 자세히 논의되는 바와 같이, 이들 치수 범위들은 바람직하지 않은 게이트 대 접촉부 브릿징의 위험을 감소시키도록 특별히 구성된다.
도 3에 도시된 바와 같이, 게이트 라인들(120, 121, 및 121)은 X-방향으로 서로 실질적으로 정렬되고, 게이트 라인들(123, 124, 및 125)은 X-방향으로 서로 실질적으로 정렬된다. 게이트 구조체들(120과 121)은 Y-방향으로 간극(200)에 의해 분리되고, 게이트 구조체들(121과 122)은 Y-방향으로 간극(201)에 의해 분리되며, 게이트 구조체들(124와 125)은 Y-방향으로 간극(202)에 의해 분리된다. 게이트 구조체(121)는 X방향으로 간극(210)만큼 Vcc 접촉부(132)로부터 분리되고, 게이트 구조체(121)는 X방향으로 간극(220)만큼 Vss 접촉부(133)로부터 분리되고, 게이트 구조체(120)는 X방향으로 간극(230)만큼 BL 접촉부(131)로부터 분리되고, 게이트 구조체(121)는 X방향으로 간극(240)만큼 노드 접촉부(135)로부터 분리되고, 게이트 구조체(124)는 X방향으로 간극(250)만큼 노드 접촉부(135)로부터 분리되고, 게이트 구조체(124)는 X방향으로 간극(260)만큼 노드 접촉부(136)로부터 분리되며, 게이트 구조체(121)는 X방향으로 간극(270)만큼 노드 접촉부(136)로부터 분리된다.
위에서 논의된 바와 같이, 본 개시의 일 양상은 바람직하지 않은 접촉부와 게이트 브릿징의 가능성을 감소시키는 것을 수반한다. 보다 자세히, 프로세스 제어 제한 때문에, 게이트 구조체들(120-125)의 치수들은 변할 수 있다. 예를 들면, 게이트 구조체들(120-125)의 폭(X-방향으로 측정됨)은 장치별로 변할 수 있다. 이 게이트 폭 변화는 게이트 구조체의 끝 부분에서 훨씬 더 현저하거나 상당할 수 있다. 예시로서 게이트 구조체(121)를 사용하는 경우, 이 게이트 구조체는 비종단 부분(121C)에 의해 함께 결합되는 두 개의 대향 단부들(121A 및 121B)을 가진다. 일부 실시예에서, 단부(121A 또는 121B)는 각각 게이트 구조체(121)의 전체 길이의 약 0% 내지 20%인 길이(게이트 구조체(121)의 끝 팁(end trip)으로부터 시작해서 게이트 구조체(121)의 중앙쪽으로 내부로 연장되게 Y-방향으로 측정됨)를 가진다. 다른 실시예에서, 이 숫자는 약 0%에서 10%까지 변할 수 있다. 프로세스 제어 제한 때문에, 폭 변화들(X-방향으로)은 게이트 구조체(121)의 단부들(121A 또는 121B)에서 더 상당할 수 있다.
도 3에 도시된 바와 같이, 게이트 구조체(121)의 단부(121A)는 Vss 접촉부(133)의 비종단 세그먼트(133A)에 인접하게 배치되고, 단부(121B)는 노드 접촉부(135)의 비종단 세그먼트에 인접하게 배치된다. 일부 실시예에서, 세그먼트(133A)는 (Y-방향을 따라 중앙의 양쪽으로) Vss 접촉부(133)의 중앙으로부터 Vss 접촉부(133)의 전체 길이(예컨대, 치수(170))의 40% 내에 있는 Vss 접촉부의 임의의 부분을 지칭할 수 있다. 마찬가지로, 일부 실시예에서, 세그먼트(135A)는 (Y-방향을 따라 중앙의 양쪽으로) 노드 접촉부(135)의 중앙으로부터 노드 접촉부(135)의 전체 길이(예컨대, 치수(180))의 40% 내에 있는 노드 접촉부의 임의의 부분을 지칭할 수 있다. 세그먼트(135A)는 Y-방향으로 간극과 중첩될 수 있다 (하지만 접촉되지는 않음). 다시 말하면, 세그먼트(135A)는 게이트 구조체들(120-121)의 단부에 인접하게 또는 그 근처에 배치된다. 세그먼트(135A)가 간극(200)에 인접하게 배치된다고 또한 말할 수 있다.
게이트 구조체(121)의 단부들(121A-121B)의 폭이 프로세스 제어 제한 때문에 증가함에 따라, 게이트 대 접촉부 브릿징 위험이 증가하며, 게이트 구조체의 단부가 전도성 접촉부의 비단부의 근처에 또는 인접하게 배치되는 SRAM 셀의 위치에서 이들 브릿징 위험이 더 높다. 달리 말하면, 브릿징은, 인접 게이트 구조체들 사이의 간극들이 전도성 접촉부의 비종단 영역과 중첩되는, 예를 들면, 간극(200)이 Y방향으로 노드 접촉부(135)의 비종단 부분과 중첩(예컨대, 인접하지만 접촉하지 않게 배치됨)되거나, 간극(201)이 Y방향으로 Vss 접촉부(133)의 비종단 부분에 중첩(예컨대, 인접하지만 접촉하지 않게 배치됨)되거나, 간극(202)이 Y방향으로 노드 접촉부(136)의 비종단 부분에 중첩(예컨대, 인접하지만 접촉하지 않게 배치됨)되거나, 간극(203)이 Y방향으로 Vss 접촉부(138)의 비종단 부분에 중첩(예컨대, 인접하지만 접촉하지 않게 배치됨)되는, 구역들 내에서 발생할 가능성이 더 높다.
구체적으로, 단부(121A)가 Vss 접촉부(133)의 중간 세그먼트(133A)와 브릿징할 위험이 있을 수 있고, 단부(121B)는 노드 접촉부(135)의 중간 세그먼트(135A)와 브릿징할 위험이 있을 수 있다. 유사하게, 게이트 구조체(120)의 단부는 노드 접촉부(135)와 잠재적으로 브릿징할 수 있고, 게이트 구조체(122)의 단부는 Vss 접촉부(133)와 잠재적으로 브릿징할 수 있고, 게이트 구조체(124)의 단부는 Vss 접촉부(138)와 잠재적으로 브릿징할 수 있으며, 게이트 구조체들(124 및 125)의 단부는 노드 접촉부(136)와 잠재적으로 브릿징할 수 있다.
게이트 대 접촉부 브릿징이 SRAM 셀 성능 및 신뢰성을 열화시키거나 심지어 SRAM 셀에 결함이 생기게 할 수 있기 때문에 게이트 대 접촉부 브릿징은 바람직하지 않다. 불행히도, 종래의 SRAM 셀 설계 및 제조는 이 문제를 적절히 고려하거나 만족할만한 해결법을 제공하지 않았다. 하지만, 본 개시의 다양한 양상에 따라, Vss 접촉부들(133/138)과 노드 접촉부들(135/136)(여기서 브릿징의 위험이 있음)이 X-방향으로 수축되어, 이것들이 인접 게이트 구조체(들)과 브릿징하는 가능성을 감소시킨다.
예를 들면, Vss 접촉부(133)의 치수(171)는 BL 접촉부(131)의 치수(151) 또는 Vcc 접촉부(132)의 치수(161)와 비교해 감소된다. 일부 실시예에서, 치수(151)와 치수(161)는 각각 치수(171)보다 적어도 약 0.5 nm만큼 크다. Vss 접촉부(133)의 감소된 치수(171)의 결과로서, Vss 접촉부(133)와 게이트 구조체(121)간의 간극(220)은 Vcc 접촉부(132)와 게이트 구조체(121) 사이의 간극(120)보다 더 크다(또는 BL 접촉부(131)와 게이트 구조체(120) 사이의 간극(230)보다 더 크다). 일부 실시예에서, 간극(220)은 간극(210) 또는 간극(230)보다 적어도 약 0.2 nm만큼 크다.
더 작은 치수(171)(또는 역으로 더 큰 간극(220))는 게이트 구조체(121)의 프로파일 변화의 더 큰 공차를 허용한다. 비록 게이트 구조체의 단부(121A)가 프로세스 제어 결함 때문에 확대될지라도, 단부(121A)가 Vss 접촉부(133)와 물리적으로 여전히 접촉하지 않을 수 있는데, 그 이유는 수축된 Vss 접촉부(133)의 경계가 게이트 구조체(121)의 단부(121A)로부터 “더 멀리” 효과적으로 배치되기 때문이다. 마찬가지로, 수축된 Vss 접촉부(133)는 게이트 구조체(122)와의 브릿징 위험을 또한 감소시켰다. Vss 접촉부(138)가 Vss 접촉부(133)와 유사한 방식으로 또한 수축되고, 그에 따라, Vss 접촉부(138)가 게이트 구조체(123/124)와의 더 낮은 브릿징 위험을 가진다고 이해된다.
노드 접촉부들(135/136)에 대해, 각각의 노드 접촉부들(135-136)의 치수들(181과 191)은 BL 접촉부(131)의 치수(151) 또는 Vcc 접촉부(132)의 치수(161) 와 비교해 감소된다. 일부 실시예에서, 치수(151)와 치수(161)는 각각 치수들(181 또는 191)보다 적어도 약 0.5 nm만큼 크다. 노드 접촉부(135)의 감소된 치수(181)의 결과로서, 노드 접촉부(135)와 게이트 구조체(121) 사이의 간극(240)은 Vcc 접촉부(132)와 게이트 구조체(121) 사이의 간극(120)보다 또한 더 크다(또는 BL 접촉부(131)와 게이트 구조체(120) 사이의 간극(230)보다 더 크다). 일부 실시예에서, 간극(240)은 간극(210) 또는 간극(230)보다 적어도 약 0.1 nm만큼 더 크다.
노드 접촉부(136)에 대해, 노드 접촉부(136)의 감소된 치수(191)의 결과로서, 노드 접촉부(136)와 게이트 구조체(124) 사이의 간극(260)은 Vcc 접촉부(132)와 게이트 구조체(121) 사이의 간극(120)보다 또한 더 크다(또는 BL 접촉부(131)와 게이트 구조체(120) 사이의 간극(230)보다 더 크다). 일부 실시예에서, 간극(260)은 간극(210) 또는 간극(230)보다 적어도 약 0.1 nm만큼 크다.
더 작은 치수들(181 또는 191)(또는 역으로 더 큰 간극들(240과 260))는 게이트 구조체들(120-121 그리고 124-125)의 프로파일 변화의 더 큰 공차를 허용한다. 예를 들면, 비록 게이트 구조체의 단부(121B)가 프로세스 제어 결함 때문에 확대될지라도, 단부(121B)가 노드 접촉부(135)와 물리적으로 여전히 접촉하지 않을 수 있는데, 그 이유는 수축된 노드 접촉부(135)의 경계가 게이트 구조체(121)의 단부(121B)로부터 “더 멀리” 효과적으로 배치되기 때문이다. 마찬가지로, 수축된 노드 접촉부(135)는 게이트 구조체(120)와의 브릿징 리스크를 또한 감소시켰다. 유사하게, 수축된 노드 접촉부(136)는 게이트 구조체들(예컨대, 이것들의 단부들)(124-125)과의 브릿징 위험을 또한 감소시켰다.
일부 실시예에서, 노드 접촉부들(135-136)가 X-방향으로 오정렬된다. 다시 말하면, 간극(240)은 간극(270)보다 크고, 간극(260)은 간극(250)보다 크다. 이 오정렬은, 노드 접촉부(135)에 대한 브릿징 염려가 게이트 구조체들(120-121)(즉, 간극들(240 또는 200) 근처에 배치된 게이트 구조체 단부들)에 대한 것이라는 사실에 기인하는 반면에, 노드 접촉부(136)에 대한 브릿징 염려는 게이트 구조체들(124-125)(즉, 간극들(260 또는 202) 근처에 배치된 게이트 구조체 단부들)에 대한 것이다. 다시 말하면, 노드 접촉부(135)가 게이트 구조체들(120-121)로부터 더 멀리 이격되어 배치되는 것이 이로울 수 있는 한편, 노드 접촉부(135)가 게이트 구조체(124)로부터 더 멀리 배치되는 것만큼 중요하지는 않다. 따라서, 노드 접촉부(135)는 “상단 측면”(간극(200)을 향하는 측면)으로부터 수축될 수 있지만, “하단 측면”(게이트 구조체(124)를 향하는 측면)으로부터 수축되지 않을 수 있다. 마찬가지로, 노드 접촉부(136)가 게이트 구조체들(124-125)로부터 멀리 이격되어 배치되는 것이 이로울 수 있는 한편, 노드 접촉부(136)가 게이트 구조체(121)로부터 더 멀리 배치되는 것만큼 중요하지는 않다. 따라서, 노드 접촉부(136)는 “하단 측면”(간극(202)을 향하는 측면)으로부터 수축될 수 있지만, “상단 측면”(게이트 구조체(121)를 향하는 측면)으로부터 수축되지 않을 수 있다. 하지만, 이것은 단지 하나의 가능한 실시예일뿐이라는 것을 이해해야 한다. 다른 실시예에서, 노드 접촉부들(135-136)은 “상단 측면”과 “하단 측면” 둘 다로부터 수축될 수 있다.
노드 접촉부들(135-136)과 비교해서, Vss 접촉부들(133-138)은 “상단 측면”과 “하단 측면” 둘 다로부터 수축될 수 있다. 이것은 게이트 구조체들(126-127) - 게이트 구조체들(121-122)과 유사함 - 은 도 3의 평면도에서 Vss 접촉부(133) “위에” 배치된다는 사실에 기인한다. 일부 실시예에서, SRAM 셀(100) 바로 “위에” 배치된 SRAM 셀은 SRAM 셀(100)의 “위 아래로 뒤집힌(upside-down-flipped)” 버전이다. 다른 말로 하면, SRAM 셀(100) 바로 “위에” 배치된 SRAM 셀이 SRAM 셀(100) 내부의 컴포넌트들과 비교해서 X-방향으로 180도로 “뒤집힌” 것을 제외하고는, 이 SRAM 셀은 SRAM 셀(100)과 흡사하다(mirror). 따라서, Vss 접촉부(133)는 게이트 구조체들(126-127)과의 브릿징 염려를 또한 가질 수 있다. 따라서, 본 개시의 다양한 양상에 따라, Vss 접촉부(133)는 간극(220)과 유사한 간극(예컨대, 크기가 실질적으로 동일함)에 의해 게이트 구조체(126)로부터 분리될 수 있다. Vss 접촉부(133)와 게이트 구조체들(126-127) 사이의 브릿징 위험을 최소화하도록, Vss 접촉부(133)의 치수(171)는 “상단” 측면과 “하단” 측면 둘 다로부터 감소된다. 다른 말로 하면, Vss 접촉부(133)와 게이트 구조체(126) 사이의 간극(220)은, 비록 게이트 구조체(126-127)가 프로세스 제어 결함 때문에 더 큰 단부를 가질지라도, Vss 접촉부(133)와 게이트 구조체들(126-127) 사이의 잠재적 물리적 접촉을 회피하도록 확대된다. 상기 내용은 그것의 인접 게이트 구조체들에 대해서 Vss 접촉부(138)를 위해서도 적용된다.
Vss 접촉부들(133과 138)이 “상단 측면”과 “하단 측면” 둘 다로부터 크기가 감소되는 반면에, 노드 접촉부들(135-136)이 한 측면(예를 들면, 노드 접촉부(135)에 대해 “상단” 측면과 노드 접촉부(136)에 대해 “하단” 측면)으로부터만 감소될 필요가 있다는 사실 때문에, Vss 접촉부들(133 또는 138의) 치수(171)가 또한, (노드 접촉부(135)의) 치수(181)와 (노드 접촉부(136)의) 치수(191)보다 작다. 일부 실시예에서, 치수(181)는 치수(171)보다 적어도 약 0.1 nm만큼 크고, 치수(191)는 치수(171)보다 적어도 약 0.1 nm만큼 크다.
Vss 접촉부들(133/138)과 노드 접촉부들(135/136)과 비교해서, BL 접촉부들(131/40)과 Vcc 접촉부들(132/139)은 이것들만큼 게이트 대 접촉부 브릿징을 겪기 쉽거나 민감하지 않다. 이것은, BL 접촉부들(131/140)과 Vcc 접촉부들(132/139)이 SRAM 셀(100) 내의 게이트 구조체들(120-125) 중 임의의 것의 단부들에 인접하게 배치되지 않기 때문이다. 예를 들면, Vcc 접촉부(132)의 어떠한 세그먼트도 Y-방향으로 간극들(200 또는 201) 중 임의의 간극과 중첩되지 않는다. 이것은 BL 접촉부들(131과 140)뿐만 아니라 Vcc 접촉부(139)에 대해서도 마찬가지다. 따라서, BL 접촉부들(131/140)과 Vcc 접촉부들(132/139)은 게이트 대 접촉부 브릿징에 대해 더 큰 윈도우(window)를 가진다. 그러므로, 그 치수들(151 또는 161)을 감소시키는 것은 필요하지 않다.
일부 실시예에서, 치수들(151 또는 161)은 원래의 SRAM 셀 설계와 동일하게 유지될 수 있다. 다른 실시예에서, 치수들(151 또는 161)은 원래의 SRAM 셀 설계로부터 실제로 약간 증가될 수 있다. 예를 들면, BL 접촉부(131)의 치수(151)가 원래 SRAM 셀 설계에 따라 M 나노미터인 반면에, 본 개시는 치수(151)가 이제 M+N 나노미터들이 되도록 BL 접촉부(131)의 설계 및/또는 제조를 재구성할 수 있다. 일부 실시예들에 있어, N은 약 0 nm 내지 약 0.5 nm의 범위 내에 있을 수 있다. BL 접촉부(131)의 증가된 치수(151)는 (더 큰 크기에 기인해서) 감소된 접촉 저항과 같은, 장치 성능을 향상시킬 수 있다. 이것은 (작은 접촉부들이 더 큰 접촉 저항을 가지므로) BL 접촉부(131)의 치수(150)가 작으면 특히 도움이 될 수 있다. 유사한 이유 때문에, Vcc 접촉부(132)의 치수(161)는, 이 치수가 원래의 SRAM 셀 설계에 의해 결정되는 값보다 더 크게 되도록 재구성될 수 있다.
비록 도 3의 요소들이 직사각형들로 보이지만, 실제로 제조된 장치들은 이러한 완벽한 형상들을 가지지 않을 수 있다는 것이 이해된다. 예를 들면, 요소들(예컨대, 핀들, 접촉부들, 또는 게이트 구조체들)의 경계들은 완벽한 직선이 아닐 수 있고, 이 요소들과 연관된 거칠기 또는 비선형성을 가질 수 있다. 이것의 예시는, 실제적으로 제조된 Vss 접촉부(133)의 평면도가 실시예에 따라 예증되는 도 4에 도시된다. 도 4로부터 볼 수 있는 바와 같이, 실제적으로 제조된 Vss 접촉부(133)는 완벽한 삼각형이 아니라 대략 “T-형상의” (또는 “개뼈 형상의(dog-bone)”) 평면도 프로파일을 가진다. 즉, Vss 접촉부가 어느 정도의 곡선 에지/경계를 가질 뿐만 아니라, 그 자신의 중간 부분(133A)이 그 자신의 종단부들(133B 또는 133C)보다 또한 (X방향으로) 더 좁다.
일부 실시예에서, 더 좁은 중간 부분(133A)은 브릿징 염려를 더 감소시키도록 구체적으로 구성된다. 도 3, 4를 참조해서, 중간 부분(133A)은 게이트 구조체들(121, 122)의 단부에 의해 규정되는 간극(201)에 인접하게 배치되는 Vss 접촉부(133)의 세그먼트이다. 다른 말로 하면, 중간 부분(133A)은, 게이트 구조체들(121, 122)과 브릿징될 가장 큰 위험이 있는 Vss 접촉부(133)의 부분이다. 따라서, 그 자신의 중간 부분이 “안쪽으로 함몰되도록(cave inward)” Vss 접촉부(133)의 프로파일을 구성함으로써, Vss 접촉부(133)와 게이트 구조체들(121, 122) 사이의 브릿징 위험이 더 최소화된다. 도 4에 예증된 실시예에서, 치수(171)는 중간 부분(133A) 내의 어느 곳, 예를 들면, 그 자신의 가장 좁은 지점에서 측정된다. 하지만, 다른 실시예에서 치수(171)가 단부들(133B 또는 133C) 내에서 측정될 수 있다는 것이 이해된다.
일부 실시예에서, Vss 접촉부들(133/138)과 노드 접촉부들(135/136)의 수축은 원래의 SRAM 셀 레이아웃 설계를 수정함으로써 달성된다. 이 접근법의 예시는, 수정된 1비트 SRAM 셀 레이아웃 설계(400)뿐만 아니라 원래의 1비트 SRAM 셀 레이아웃 설계(300)를 예증하는 도 5에서 예증된다. 일부 실시예에서, 원래의 SRAM 셀 레이아웃 설계(300)는, GDS(graphical database system) 파일과 같은 컴퓨터 파일을 포함하고, 수정된 SRAM 셀 레이아웃 설계(400)는 포토마스크 설계를 포함한다. 예를 들면, IC 칩 설계 및/또는 레이아웃 엔지니어는 원래의 SRAM 셀 레이아웃 설계(300)를 생성하고 파운드리와 같은 반도체 제조 회사(entity)에 설계를 전송할 수 있다. 그런 다음, 반도체 제조 회사는 포토마스크를 설계 및/또는 제조할 것이며, 이 포토마스크상에서 원래의 SRAM 셀 레이아웃 설계(300)가 수정된 SRAM 셀 레이아웃 설계(400)로 수정되었다. 일부 실시예에서, OPC(optical proximity correction) 피처(feature)와 같은 추가적인 요소가 포토마스크상에 구현될 있다는 것이 이해된다.
도 5에 도시된 바와 같이, 원래의 SRAM 셀 레이아웃 설계(300)와 수정된 SRAM 셀 레이아웃 설계(400)는, 도 3을 참조해서 위에서 논의된 SRAM 셀(100)의 핀 라인들(111 내지 114)에 대응하는 각각의 핀 라인들(311 내지 314 및 411 내지 414)을 포함한다. 원래의 SRAM 셀 레이아웃 설계(300)와 수정된 SRAM 셀 레이아웃 설계(400)는, 도 3을 참조해서 위에서 논의된 SRAM 셀(100)의 게이트 구조체들(120 내지 125)에 대응하는 각각의 게이트 구조체들(320 내지 325 및 420 내지 425)를 또한 포함한다. 원래의 SRAM 셀 레이아웃 설계(300)와 수정된 SRAM 셀 레이아웃 설계(400)는, 도 3을 참조해서 위에서 논의된 SRAM 셀(100)의 전도성 접촉부들(131 내지 140)에 대응하는 각각의 전도성 접촉부들(331 내지 340 및 431 내지 440)을 더 포함한다.
위에서 논의된 바와 같이, 게이트 대 접촉부 브릿징 위험을 최소화하도록, Vss 접촉부와 노드 접촉부가 X방향으로 수축된다. Vss 접촉부를 예시로서 사용해서, 원래의 SRAM 셀 레이아웃 설계(300) 내의 Vss 접촉부(333)는 Y방향으로 측정된 치수(370)와 X방향으로 측정된 치수(371)를 가진다. 원래의 SRAM 셀 레이아웃 설계(300)를 수정하는 것의 일부로서, 치수(371)는 수정된 Vss 접촉부(433)를 위한 치수(471)로 감소된다. 도 5에 도시된 실시예에서, 치수(371)의 감소는 Vss 접촉부(333)의 “상단 측면”과 “하한 측면”상의 화살표들에 의해 표시되는 바와 같이, Vss 접촉부(333)의 “상단 측면”과 “하단 측면” 둘 다 상에서 수행된다. 다른 실시예에서, 치수(371)의 감소는 한 측면(즉, “상단 측면” 또는 “하단 측면”)상에서 수행되지만 다른 측면상에서는 수행되지 않을 수 있다. 일부 실시예에서, 치수(371)는 치수(471)보다 적어도 약 0.5 nm만큼 작다. 한편, 치수(370)는 동일하게 유지된다. 다른 말로 하면, 수정된 Vss 접촉부(433)의 (Y방향으로 측정된) 치수(470)는 치수(370)와 실질적으로 동일하다. 원래의 SRAM 셀 레이아웃 설계(300)의 Vss 접촉부(338)가 수정된 SRAM 셀 레이아웃 설계(400)의 Vss 접촉부(438)로 수축된다는 것이 이해된다.
더 나아가, 노드 접촉부들(335, 336)이 “상단 측면”과 “하단 측면” 둘 다로부터 수축될 필요가 없지만, 노드 접촉부들(335, 336)이 유사하게 노드 접촉부들(435, 436) 내로 수축된다. 예를 들면, 도 3을 참조해 더 자세히 논의되는 바와 같이, 노드 접촉부(335)를 위한 브릿징 위험은 (게이트 구조체들(320, 321)을 향하는) “상단 측면”으로부터 더 높고, 따라서, 노드 접촉부(335)는 수정된 노드 접촉부(435)를 형성하도록 “상단 측면”으로부터 수축될 필요가 있을 뿐이다. 유사하게, 노드 접촉부(336)를 위한 브릿징 위험은 (게이트 구조체들(324, 325)을 향하는) “하단 측면”으로부터 더 높고, 따라서, 노드 접촉부(336)는 수정된 노드 접촉부(436)를 형성하도록 “하단 측면”으로부터 수축될 필요가 있을 뿐이다. 하지만, 일부 실시예에서, 노드 접촉부들(335, 336) 각각은 수정된 노드 접촉부들(435, 436)을 형성하도록 “상단 측면”과 “하단 측면” 둘 다로부터 수축될 수 있다.
도 6은 본 개시의 실시예에 따른 방법(900)을 예증하는 흐름도이다. 방법(900)은 회로를 위한 레이아웃 설계가 수신되는 단계(910)를 포함한다. 이 회로는, 제1 방향(Y-방향)으로 연장된 세장형 게이트 구조체, 제1 방향으로 연장되는 제1 전도성 접촉부와, 제1 방향으로 연장되는 제2 전도성 접촉부를 포함한다. 세장형 게이트 구조체의 단부는 제2 전도성 접촉부 근처에 배치되지만 제1 전도성 접촉부 근처에는 배치되지 않는다.
방법(900)은 레이아웃 설계가 수신되는 단계(920)를 포함한다. 수정하는 것은 제1 방향에 수직인 제2 방향으로 제2 전도성 접촉부를 수축시키는 것을 포함한다.
일부 실시예에서, 레이아웃 설계를 수정하는 것은, 수정된 레이아웃 설계로서 포토마스크 설계를 생성하는 것을 포함한다.
일부 실시예에서, 레이아웃 설계를 수신하는 것은 정적 랜덤 액세스 메모리(SRAM) 셀을 위한 레이아웃 설계를 수신하는 것을 포함한다. 일부 실시예에서, 제1 전도성 접촉부는 Vcc 접촉부 또는 BL 접촉부를 포함한다. 일부 실시예에서, 제2 전도성 접촉부는 Vss 접촉부 또는 노드 접촉부를 포함한다.
일부 실시예에서, 수축시키는 것은 제2 전도성 접촉부를 제1 방향으로 수축시키지 않고 수행된다.
방법(900)의 단계들(910-920) 이전, 도중 또는 이후에 추가의 프로세스들이 수행될 수 있다고 이해된다. 예를 들면, 방법(900)은 수정된 레이아웃 설계에 따라 SRAM 장치를 제조하는 단계를 포함할 수 있다. 간략함을 위해, 다른 추가적인 단계들은 본 개시에서 자세히 논의되지 않는다.
상기 논의에 기초해서, 본 개시가 종래의 FinFET SRAM 장치들에 비해 이점들을 제공한다는 것을 알 수 있다. 하지만, 다른 실시예들이 추가적인 이점들을 제공할 수 있고, 모든 이점들이 본 명세서에서 필연적으로 개시되지는 않았고, 어떠한 특정 이점도 모든 실시예들을 위해 요구되지 않는다는 것이 이해된다. 한 이점은 본 개시가 게이트 대 접촉부 브릿징 위험을 감소시킨다는 것이다. 예를 들면, 종래의 SRAM 셀 설계에서, Vss 접촉부 또는 노드 접촉부는 근처의 게이트 구조체들과 브릿징할 수 있는데, 이는 이들 게이트 구조체들의 단부들이 프로세스 제어 제한 때문에 확대될 수 있기 때문이다. 본 개시는 Vss 접촉부 또는 노드 접촉부의 치수들을 감소시켜서, 근처의 게이트 구조체들과의 물리적 접촉이, 게이트 구조체들의 풋프린트가 확대될지라도 가능하지 않게 되는 것이다. 감소된 브릿징 위험은 향상된 SRAM 장치와 더 양호한 신뢰성을 허용한다. 다른 이점들은 기존의 FinFET SRAM 설계 및 제조와의 호환성을 포함하여 본 개시의 구현이 쉽고 저렴하다는 것이다.
본 개시의 하나의 양상은 반도체 장치와 관련이 있다. 반도체 장치는 제1 방향으로 연장되는 세장형 게이트 구조체를 포함한다. 세장형 게이트 구조체는 제1 단부, 제2 단부, 그리고 제1 단부와 제2 단부 사이에 배치된 제3 단부를 가진다. 반도체 장치는 제1 방향으로 연장되는 제1 전도성 접촉부를 포함한다. 제1 전도성 접촉부는 세장형 게이트 구조체의 제3 부분에 인접하게 배치된다. 제1 전도성 접촉부는 제1 방향으로 측정된 제1 치수와 제1 방향에 수직인 제2 방향으로 측정된 제2 치수를 가진다. 반도체 장치는 제1 방향으로 연장되는 제2 전도성 접촉부를 포함한다. 제2 전도성 접촉부는 세장형 게이트 구조체의 제1 단부에 인접하게 배치된다. 제2 전도성 접촉부는 제1 방향으로 측정된 제3 치수와 제2 방향으로 측정된 제4 치수를 가진다. 제1 치수는 제3 치수보다 작다. 제2 치수는 제4 치수보다 크다. 제1 핀 구조체는 평면도에서 세장형 게이트 구조체 및 제1 전도성 접촉부와 교차한다. 제2 핀 구조체는 평면도에서 세장형 게이트 구조체 및 제2 전도성 접촉부와 교차한다. 제1 핀 구조체와 제2 핀 구조체 각각은 제2 방향으로 연장된다. 핀 구조체는 제1 방향으로 제2 핀 구조체로부터 분리된다.
본 개시의 또 다른 양상은 정적 랜덤 액세스 메모리(SRAM) 셀과 관련된다. SRAM 셀은 제1 방향으로 연장되는 제1 게이트와 제2 게이트를 포함한다. 제1 간극은 제1 방향으로 제1 게이트를 제2 게이트와 분리시킨다. SRAM 셀은 제1 방향으로 연장되는 Vcc 접촉부를 포함한다. 제2 간극은 제1 방향에 수직인 제2 방향으로 Vcc 접촉부를 제1 게이트와 분리시킨다. Vcc 접촉부의 어떠한 세그먼트도 제1 방향으로 제1 간극과 중첩되지 않는다. SRAM 셀은 제1 방향으로 연장되는 Vss 접촉부를 포함한다. 제3 간극은 제2 방향으로 Vss 접촉부를 제1 게이트와 분리시킨다. Vss 접촉부의 세그먼트는 제1 간극에 인접하게 배치된다. Vss 접촉부는 제2 방향으로 Vcc 접촉부보다 작다.
본 개시의 또 다른 양태는 방법에 관한 것이다. 회로를 위한 레이아웃 설계가 수신된다. 이 회로는, 제1 방향(Y-방향)으로 연장된 세장형 게이트 구조체, 제1 방향으로 연장되는 제1 전도성 접촉부와, 제1 방향으로 연장되는 제2 전도성 접촉부를 포함한다. 세장형 게이트 구조체의 단부는 제2 전도성 접촉부 근처에 배치되지만 제1 전도성 접촉부 근처에는 배치되지 않는다. 레이아웃 설계가 수정된다. 수정하는 것은 제1 방향에 수직인 제2 방향으로 제2 전도성 접촉부를 수축시키는 것을 포함한다.
전술된 내용은, 당업자가 이하의 세부 설명을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술했다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자라면 그러한 등가적인 구성이 본 개시의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 개시의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다. 예를 들면, 비트 라인 전도체와 워드 라인 전도체에 대해 상이한 두께들을 구현함으로써, 전도체들에 대해 상이한 저항을 달성할 수 있다. 하지만, 금속 전도체의 저항을 변화시키기 위한 다른 기술이 또한 활용될 수 있다.
실시예들
실시예 1. 반도체 장치에 있어서,
제1 방향으로 연장되는 세장형(elongated) 게이트 구조체로서, 상기 세장형 게이트 구조체는 제1 단부, 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에 배치된 제3 부분을 가지는 것인, 상기 세장형 게이트 구조체;
상기 제1 방향으로 연장되는 제1 전도성 접촉부로서, 상기 전도성 접촉부는 상기 세장형 게이트 구조체의 상기 제3 부분에 인접하게 배치되고, 상기 제1 전도성 접촉부는 상기 제1 방향으로 측정된 제1 치수와 상기 제1 방향에 수직인 제2 방향으로 측정된 제2 치수를 가지는 것인, 상기 제1 전도성 접촉부;
상기 제1 방향으로 연장되는 제2 전도성 접촉부로서, 상기 제2 전도성 접촉부는 상기 세장형 게이트 구조체의 상기 제1 단부에 인접하게 배치되고, 상기 제2 전도성 접촉부는 상기 제1 방향으로 측정된 제3 치수와 상기 제2 방향으로 측정된 제4 치수를 가지며, 상기 제1 치수는 상기 제3 치수보다 작고, 상기 제2 치수는 상기 제4 치수보다 큰 것인, 상기 제2 전도성 접촉부;
평면도에서 상기 세장형 게이트 구조체 및 상기 제1 전도성 접촉부와 교차하는 제1 핀(fin) 구조체; 및
평면도에서 상기 세장형 게이트 구조체 및 상기 제2 전도성 접촉부와 교차하는 제2 핀 구조체
를 포함하고,
상기 제1 핀 구조체와 상기 제2 핀 구조체는 각각 상기 제2 방향으로 연장되고, 상기 제1 핀 구조체는 상기 제1 방향으로 상기 제2 핀 구조체로부터 분리되는 것인, 반도체 장치.
실시예 2. 실시예 1에 있어서,
상기 제2 전도성 접촉부의 비단부(non-end portion)는 상기 세장형 게이트 구조체의 상기 제1 단부에 인접하게 배치되는 것인, 반도체 장치.
실시예 3. 실시예 1에 있어서,
상기 제1 방향으로 연장되는 제3 전도성 접촉부를 더 포함하고, 상기 제3 전도성 접촉부는 상기 세장형 게이트 구조체의 상기 제2 단부에 인접하게 배치되고, 상기 제3 전도성 접촉부는 상기 제1 방향으로 측정된 제5 치수와 상기 제2 방향으로 측정된 제6 치수를 가지며, 상기 제1 치수는 상기 제5 치수보다 작고, 상기 제2 치수는 상기 제6 치수보다 큰 것인, 반도체 장치.
실시예 4. 실시예 3에 있어서,
상기 제4 치수는 상기 제6 치수보다 작은 것인, 반도체 장치.
실시예 5. 실시예 3에 있어서,
상기 제1 전도성 접촉부는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀의 Vcc 접촉부를 포함하고,
상기 제2 전도성 접촉부는 상기 SRAM 셀의 Vss 접촉부를 포함하고,
상기 제3 전도성 접촉부는 상기 SRAM 셀의 노드 접촉부를 포함하고,
상기 노드 접촉부는 상기 세장형 게이트 구조체의 제1 측 상에 배치되며,
상기 Vcc 접촉부 및 상기 Vss 접촉부는 상기 제1 측 에 대향하는 상기 세장형 게이트 구조체의 제2 측 상에 배치되는 것인, 반도체 장치.
실시예 6. 실시예 5에 있어서,
상기 세장형 게이트 구조체는 제1 세장형 게이트 구조체이고, 상기 반도체 장치는,
상기 제1 방향으로 연장되고 간극에 의해 상기 제1 세장형 게이트 구조체로부터 분리된 제2 세장형 게이트 구조체; 및
상기 제2 세장형 게이트 구조체에 인접하지만 상기 제1 세장형 게이트 구조체에는 인접하지 않게 배치된 상기 SRAM 셀의 비트-라인(bit-line; BL) 접촉부를 더 포함하며,
상기 BL 접촉부는 상기 제1 방향으로 측정된 제7 치수와 상기 제2 방향으로 측정된 제8 치수를 가지고,
상기 제7 치수는 상기 제3 치수 및 상기 제5 치수보다 작으며,
상기 제8 치수는 상기 제4 치수 및 상기 제6 치수보다 큰 것인, 반도체 장치.
실시예 7. 실시예 1에 있어서,
상기 제2 치수는 적어도 약 0.5 나노미터만큼 상기 제4 치수보다 큰 것인, 반도체 장치.
실시예 8. 실시예 1에 있어서,
상기 세장형 게이트 구조체는 상기 제1 핀 구조체와 상기 제2 핀 구조체 둘 다를 둘러싸는 것인, 반도체 장치.
실시예 9. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀에 있어서,
제1 방향으로 각각 연장되는 제1 게이트와 제2 게이트 - 제1 간극은 상기 제1 방향으로 상기 제1 게이트를 상기 제2 게이트와 분리시킴 -;
상기 제1 방향으로 연장되는 Vcc 접촉부로서, 제2 간극은 상기 제1 방향에 수직인 제2 방향으로 상기 Vcc 접촉부를 상기 제1 게이트와 분리시키고, 상기 Vcc 접촉부의 어떠한 세그먼트도 상기 제1 방향으로 상기 제1 간극과 중첩되지 않는 것인, 상기 Vcc 접촉부; 및
상기 제1 방향으로 연장되는 Vss 접촉부로서, 제3 간극은 상기 제2 방향으로 상기 Vss 접촉부를 상기 제1 게이트와 분리시키고, 상기 Vss 접촉부의 세그먼트는 상기 제1 간극에 인접하게 배치되며, 상기 Vss 접촉부는 상기 제1 방향으로 상기 Vcc 접촉부보다 작은 것인, 상기 Vss 접촉부
를 포함하는, 정적 랜덤 액세스 메모리(SRAM) 셀.
실시예 10. 실시예 9에 있어서,
상기 Vss 접촉부의 중간 세그먼트는 상기 제2 방향으로 상기 간극으로부터 분리되는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
실시예 11. 실시예 9에 있어서,
상기 제1 방향으로 연장되는 노드 접촉부를 더 포함하고, 제4 간극은 상기 노드 접촉부를 상기 제1 게이트와 분리시키고, 상기 노드 접촉부는 상기 제2 방향으로 상기 Vcc 접촉부보다 작고, 상기 노드 접촉부는 상기 제1 게이트의 제1 측 상에 배치되며, 상기 Vcc 접촉부와 상기 Vss 접촉부는 상기 제1 측에 대향하는 상기 제1 게이트의 제2 측 상에 배치되는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
실시예 12. 실시예 11에 있어서,
상기 Vss 접촉부는 상기 제2 방향으로 상기 노드 접촉부보다 작은 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
실시예 13. 실시예 11에 있어서,
상기 제1 방향으로 연장되는 제3 게이트를 더 포함하고, 제5 간극은 상기 제1 방향으로 상기 제3 게이트를 상기 제1 게이트와 분리시키며, 상기 노드 접촉부의 비종단(non-end) 세그먼트는 상기 제5 간극에 인접하게 배치되는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
실시예 14. 실시예 13에 있어서,
상기 제1 방향으로 연장되는 비트-라인(bit-line; BL) 접촉부를 더 포함하고, 제6 간극은 상기 제2 방향으로 상기 BL 접촉부를 상기 제3 게이트와 분리시키고, 상기 BL 접촉부는 상기 제2 방향으로 상기 Vss 접촉부보다 크고 상기 제2 방향으로 상기 노드 접촉부보다 크며, 상기 BL 접촉부와 상기 노드 접촉부는 상기 제3 게이트의 대향 측들 상에 배치되는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
실시예 15. 실시예 9에 있어서,
상기 Vss 접촉부는 상기 제2 방향으로 상기 노드 접촉부보다 적어도 약 0.5 나노미터만큼 작은 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
실시예 16. 실시예 9에 있어서,
상기 제2 방향으로 각각 연장되는 복수의 핀들을 더 포함하고, 상기 제1 게이트 및 상기 제2 게이트 각각은 상기 핀들 중 각각의 핀을 둘러싸는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
실시예 17. 방법에 있어서,
제1 방향으로 연장되는 세장형 게이트 구조체, 상기 제1 방향으로 연장되는 제1 전도성 접촉부, 및 상기 제1 방향으로 연장되는 제2 전도성 접촉부 - 상기 세장형 게이트 구조체의 단부는 상기 제2 전도성 접촉부 근처에 배치되지만 상기 제1 전도성 접촉부 근처에는 배치되지 않음 - 를 포함하는 회로를 위한 레이아웃 설계를 수신하는 단계; 및
상기 레이아웃 설계를 수정(revise)하는 단계
를 포함하고,
상기 수정하는 단계는, 상기 제1 방향에 수직인 제2 방향으로 상기 제2 전도성 접촉부를 수축시키는 단계
를 포함하는 것인, 방법.
실시예 18. 실시예 17에 있어서,
상기 레이아웃 설계를 수정하는 단계는, 상기 수정된 레이아웃 설계로서 포토마스크 설계를 생성하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 레이아웃 설계를 수신하는 단계는 정적 랜덤 액세스 메모리(SRAM) 셀을 위한 레이아웃 설계를 수신하는 단계를 포함하고,
상기 제1 전도성 접촉부는 Vcc 접촉부 또는 BL 접촉부를 포함하며,
상기 제2 전도성 접촉부는 Vss 접촉부 또는 노드 접촉부를 포함하는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 수축시키는 단계는 상기 제2 전도성 접촉부를 상기 제1 방향으로 수축시키지 않고 수행되는 것인, 방법.

Claims (9)

  1. 반도체 장치에 있어서,
    제1 방향으로 연장되는 세장형(elongated) 게이트 구조체로서, 상기 세장형 게이트 구조체는 제1 단부, 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에 배치된 제3 부분을 가지는 것인, 상기 세장형 게이트 구조체;
    상기 제1 방향으로 연장되는 제1 전도성 접촉부로서, 상기 제1 전도성 접촉부는 상기 세장형 게이트 구조체의 상기 제3 부분에 인접하게 배치되고, 상기 제1 전도성 접촉부는 상기 제1 방향으로 측정된 제1 치수와 상기 제1 방향에 수직인 제2 방향으로 측정된 제2 치수를 가지는 것인, 상기 제1 전도성 접촉부;
    상기 제1 방향으로 연장되는 제2 전도성 접촉부로서, 상기 제2 전도성 접촉부는 상기 세장형 게이트 구조체의 상기 제1 단부에 인접하게 배치되고, 상기 제2 전도성 접촉부는 상기 제1 방향으로 측정된 제3 치수와 상기 제2 방향으로 측정된 제4 치수를 가지며, 상기 제1 치수는 상기 제3 치수보다 작고, 상기 제2 치수는 상기 제4 치수보다 큰 것인, 상기 제2 전도성 접촉부;
    평면도에서 상기 세장형 게이트 구조체 및 상기 제1 전도성 접촉부와 교차하는 제1 핀(fin) 구조체; 및
    평면도에서 상기 세장형 게이트 구조체 및 상기 제2 전도성 접촉부와 교차하는 제2 핀 구조체
    를 포함하고,
    상기 제1 핀 구조체와 상기 제2 핀 구조체는 각각 상기 제2 방향으로 연장되고, 상기 제1 핀 구조체는 상기 제1 방향으로 상기 제2 핀 구조체로부터 분리되고,
    상기 제1 전도성 접촉부 및 상기 제2 전도성 접촉부 중 하나는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀의 Vcc 접촉부를 포함하고, 상기 제1 전도성 접촉부 및 상기 제2 전도성 접촉부 중 다른 하나는 상기 SRAM 셀의 Vss 접촉부를 포함하는 것이며,
    상기 제2 전도성 접촉부는 안쪽으로 함몰된 중간 부분을 가지고,
    상기 제2 전도성 접촉부의 비단부(non-end portion)는 상기 세장형 게이트 구조체의 상기 제1 단부에 인접하게 배치되는 것인, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 방향으로 연장되는 제3 전도성 접촉부를 더 포함하고, 상기 제3 전도성 접촉부는 상기 세장형 게이트 구조체의 상기 제2 단부에 인접하게 배치되고, 상기 제3 전도성 접촉부는 상기 제1 방향으로 측정된 제5 치수와 상기 제2 방향으로 측정된 제6 치수를 가지며, 상기 제1 치수는 상기 제5 치수보다 작고, 상기 제2 치수는 상기 제6 치수보다 큰 것인, 반도체 장치.
  3. 제2항에 있어서,
    상기 제4 치수는 상기 제6 치수보다 작은 것인, 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 전도성 접촉부는 상기 SRAM 셀의 상기 Vcc 접촉부를 포함하고,
    상기 제2 전도성 접촉부는 상기 SRAM 셀의 상기 Vss 접촉부를 포함하고,
    상기 제3 전도성 접촉부는 상기 SRAM 셀의 노드 접촉부를 포함하고,
    상기 노드 접촉부는 상기 세장형 게이트 구조체의 제1 측 상에 배치되며,
    상기 Vcc 접촉부 및 상기 Vss 접촉부는 상기 제1 측에 대향하는 상기 세장형 게이트 구조체의 제2 측 상에 배치되는 것인, 반도체 장치.
  5. 제4항에 있어서,
    상기 세장형 게이트 구조체는 제1 세장형 게이트 구조체이고, 상기 반도체 장치는,
    상기 제1 방향으로 연장되고 간극에 의해 상기 제1 세장형 게이트 구조체로부터 분리된 제2 세장형 게이트 구조체; 및
    상기 제2 세장형 게이트 구조체에 인접하지만 상기 제1 세장형 게이트 구조체에는 인접하지 않게 배치된 상기 SRAM 셀의 비트-라인(bit-line; BL) 접촉부
    를 더 포함하며,
    상기 BL 접촉부는 상기 제1 방향으로 측정된 제7 치수와 상기 제2 방향으로 측정된 제8 치수를 가지고,
    상기 제7 치수는 상기 제3 치수 및 상기 제5 치수보다 작으며,
    상기 제8 치수는 상기 제4 치수 및 상기 제6 치수보다 큰 것인, 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 치수는 적어도 0.5 나노미터만큼 상기 제4 치수보다 큰 것인, 반도체 장치.
  7. 제1항에 있어서,
    상기 세장형 게이트 구조체는 상기 제1 핀 구조체와 상기 제2 핀 구조체 둘 다를 둘러싸는 것인, 반도체 장치.
  8. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀에 있어서,
    제1 방향으로 각각 연장되는 제1 게이트와 제2 게이트 - 제1 간극은 상기 제1 방향으로 상기 제1 게이트를 상기 제2 게이트로부터 분리시킴 -;
    상기 제1 방향으로 연장되는 Vcc 접촉부로서, 제2 간극은 상기 제1 방향에 수직인 제2 방향으로 상기 Vcc 접촉부와 상기 제1 게이트를 분리시키고, 상기 Vcc 접촉부의 어떠한 세그먼트도 상기 제1 방향으로 상기 제1 간극과 중첩되지 않는 것인, 상기 Vcc 접촉부; 및
    상기 제1 방향으로 연장되는 Vss 접촉부로서, 제3 간극은 상기 제2 방향으로 상기 Vss 접촉부를 상기 제1 게이트로부터 분리시키고, 상기 Vss 접촉부의 세그먼트는 상기 제1 간극에 인접하게 배치되며, 상기 Vss 접촉부는 상기 제2 방향으로 상기 Vcc 접촉부보다 작고, 안쪽으로 함몰된 중간 부분을 가지는 것인, 상기 Vss 접촉부
    를 포함하고,
    상기 Vss 접촉부의 비단부는 상기 제1 게이트의 단부에 인접하게 배치되는 것인, 정적 랜덤 액세스 메모리(SRAM) 셀.
  9. 장치에 있어서,
    제1 방향으로 각각 연장되는 복수의 게이트 구조체들; 및
    상기 제1 방향으로 각각 연장되는 Vcc 접촉부, Vss 접촉부, 비트 라인(BL) 접촉부, 및 노드 접촉부를 포함하고,
    상기 복수의 게이트 구조체들, 상기 Vcc 접촉부, 상기 Vss 접촉부, 상기 BL 접촉부, 및 상기 노드 접촉부는 FinFET 정적 랜덤 액세스 메모리(SRAM) 셀의 컴포넌트들이고,
    제2 방향에서의 상기 Vss 접촉부의 치수는 상기 Vcc 접촉부의 치수 및 상기 BL 접촉부의 치수보다 작고, 상기 제2 방향은 상기 제1 방향에 수직이고, 상기 Vss 접촉부는 안쪽으로 함몰된 중간 부분을 가지는 것이며,
    상기 제2 방향에서의 상기 노드 접촉부의 치수는 상기 Vcc 접촉부의 치수 및 상기 BL 접촉부의 치수보다 작은 것이고,
    상기 Vss 접촉부의 비단부는 상기 복수의 게이트 구조체들 중 하나의 게이트 구조체의 단부에 인접하게 배치되는 것인, 장치.
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