JPWO2007063990A1 - 半導体装置およびその製造方法 - Google Patents
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Abstract
一対の駆動トランジスタと一対の負荷トランジスタから成るデータ保持部、一対のアクセストランジスタから成るデータ書込み部、アクセストランジスタと駆動トランジスタから成るデータ読出し部を備えたSRAMセル単位を有する半導体装置であって、前記の各トランジスタは、基体平面に対して突起した半導体層と、半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、ゲート電極と半導体層間のゲート絶縁膜と、ソース/ドレイン領域を有し、各半導体層は、その長手方向が第1方向に沿って設けられ、第1方向に隣接するSRAMセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第1方向に沿った中心線上に他方のトランジスタの半導体層が配置されている半導体装置。
Description
本発明は、半導体装置およびその製造方法に関し、特にSRAM(スタティックランダムアクセスメモリ:Static Random Access Memory)を備えた半導体記憶装置およびその製造方法に関するものである。
半導体記憶素子であるSRAMメモリセルは、以下に説明する基本構造を有する。
SRAMメモリセルは、図1の回路図に示すように、情報蓄積部としてのフリップフロップ回路、及び情報の書き込み・読み出しを行うデータ線(ビット線BL1、BL2)とフリップフロップ回路との導通を制御する一対のアクセストランジスタA1、A2で構成されている。そして、フリップフロップ回路は、例えば一対のCMOSインバータで構成され、それぞれのCMOSインバータは、一つの駆動トランジスタD1(D2)と一つの負荷トランジスタL1(L2)で構成される。
アクセストランジスタA1(A2)のソース/ドレイン領域の一方は、負荷トランジスタL1(L2)及び駆動トランジスタD1(D2)のドレインに接続され、他方はビット線BL1(BL2)に接続されている。また、一対のアクセストランジスタA1、A2のゲートはそれぞれワード線WLの一部を構成し、互いに接続されている。
一方のCMOSインバータを構成する駆動トランジスタD1及び負荷トランジスタL1のゲートは、他方のCMOSインバータを構成する駆動トランジスタD2及び負荷トランジスタL2のドレイン(蓄積ノードN2)に接続されている。また、この後者のCMOSインバータを構成する駆動トランジスタD2及び負荷トランジスタL2のゲートは、前者のCMOSインバータを構成する駆動トランジスタD1及び負荷トランジスタL1のドレイン(蓄積ノードN1)に接続されている。このように、一対のCMOSインバータ間において、一方のCMOSインバータの入出力部と他方のCMOSインバータのゲートとが互いにローカル配線(局所配線)と呼ばれる一対の配線I1、I2を介してクロスカップル(交差結合)されている。
そして、駆動トランジスタD1、D2のソース領域には、基準電圧(Vss、例えばGND)が供給され、負荷トランジスタL1、L2のソース領域には、電源電圧(VDD)が供給される。
以上に説明したSRAMセルは、ノイズに強く、待機時の消費電力が小さい等の優れた素子特性を有するが、1メモリセルに6トランジスタが必要なこと、多数の配線が必要なこと、及び同一セル内にp型MOSとn型MOSとの素子分離が必要であることから、セル面積が大きくなりやすいという問題を有している。また、従来のSRAMセルは、トランジスタの微細化に伴うトランジスタ特性のバラツキの増大により、読出し動作時に記憶データが破壊されるという問題が発生する。従来SRAMセルにおいて、ワード線WLがハイレベルとなり、アクセストランジスタA1及びA2が導通し、蓄積ノードN1及びN2はビット線BL1及びBL2にそれぞれ接続され、ビット線レベルに変化しようとする。例えば、蓄積ノードN1がローレベルに記憶されていた場合には、ビット線BLにより蓄積ノードN1がわずかに上昇するが駆動トランジスタD1がオン状態であり、その電位を引き下げる。しかしながら、この上昇した電位が反対側の駆動トランジスタD2のしきい値レベルを超えた場合には、駆動トランジスタD2がオンし、蓄積ノードN2のレベルを引き下げ、駆動トランジスタD1のオン電流を減少させることで、蓄積ノードN1が更に上昇し、記憶データの破壊が発生する。一般に、SRAMセルでは、アクセスされた際のデータ保持の安定度を測る指標としてスタティックノイズマージン(SNM:Static Noise Margin)が用いられる。SNMが0Vよりも大きい場合、正常な読出し動作が行われ、SNMが0Vよりも小さくなると、読出し動作時に反転データが上書きされ、記憶データが破壊される。
一方、MIS型電界効果トランジスタ(以下「FET」という)の一種として、いわゆるFIN型FETが提案されている。このFIN型FETは、基板平面に垂直方向に突起した直方体状半導体部を有し、この直方体状半導体部の一方の側面から上面を越えて反対側面まで跨ぐようにゲート電極が設けられている。そして、この直方体状半導体部とゲート電極との間にはゲート絶縁膜が介在し、主として直方体状半導体部の両側面に沿ってチャネルが形成される。このようなFIN型FETは、チャネル幅を基板平面に対して垂直方向にとれる点から微細化に有利であることに加え、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有利であることが知られている。
このようなFIN型FETとして、特許文献1(特開昭64−8670号公報)には、ソース領域、ドレイン領域およびチャネル領域をもつ半導体部分がウェハ基板の平面に対してほぼ垂直な側面を有する直方体状であり、この直方体状半導体部分の高さがその幅よりも大きく、かつゲート電極が前記ウェハ基板の平面に垂直方向に延在することを特徴とするMOS電界効果トランジスタが開示されている。
特許文献1には、前記直方体状半導体部分の一部がシリコンウェハ基板の一部である形態と、前記直方体状半導体部分の一部がSOI(Silicon On Insulator)基板の単結晶シリコン層の一部である形態が例示されている。前者を図2(a)に、後者を図2(b)に示す。
図2(a)に示す形態では、シリコンウェハ基板101の一部を直方体状部分103とし、ゲート電極105がこの直方体状部分103の頂部を越えて両側に延在している。そして、この直方体状部分103において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜104下の部分にチャネルが形成される。チャネル幅は直方体状部分103の高さhの2倍に相当し、ゲート長はゲート電極105の幅Lに対応する。直方体状部分103は、シリコンウェハ基板101を異方性エッチングして溝を形成し、この溝の内側に残した部分で構成されている。また、ゲート電極105は、この溝内に形成した絶縁膜102上に、直方体状部分103を跨ぐように設けている。
図2(b)に示す形態では、シリコンウェハ基板111、絶縁層112及びシリコン単結晶層からなるSOI基板を用意し、そのシリコン単結晶層をパターニングして直方体状部分113とし、そして、この直方体状部分113を跨ぐように、露出した絶縁層112上にゲート電極115を設けている。この直方体状部分113において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜114下の部分にチャネルが形成される。チャネル幅は直方体状部分113の高さaの2倍とその幅bとの合計に相当し、ゲート長はゲート電極115の幅Lに対応する。
一方、特許文献2(特開2002−118255号公報)には、例えば図3(a)〜(c)に示すような、複数の直方体状半導体部(凸状半導体層213)を有するFIN型FETが開示されている。図3(b)は図3(a)のB−B線断面図であり、図2(c)は図3(a)のC−C線断面図である。このFIN型FETは、シリコン基板210のウェル層211の一部で構成される凸状半導体層213を複数有し、これらが互いに平行に配列され、これらの凸状半導体層の中央部を跨いでゲート電極216が設けられている。このゲート電極216は、絶縁膜214の上面から各凸状半導体層213の側面に沿って形成されている。各凸状半導体層とゲート電極間には絶縁膜218が介在し、ゲート電極下の凸状半導体層にチャネル215が形成される。また、各凸状半導体層にはソース/ドレイン領域217が形成され、ソース/ドレイン領域217下の領域212には高濃度不純物層(パンチスルーストッパー層)が設けられている。そして、層間絶縁膜226を介して上層配線229、230が設けられ、各コンタクトプラグ228により、各上層配線とそれぞれソース/ドレイン領域207及びゲート電極216とが接続されている。このような構造によれば、凸状半導体層の側面をチャネル幅として用いることができるため、プレーナ型の従来のFETに比べて平面的な面積を小さくすることができることが記載されている。
近年、このようなFIN型FETをSRAMへ適用する試みが行われている。例えば、特許文献3(特開平2−263473号公報)には、SRAMのメモリセルを構成する一部のトランジスタ(ワード線をゲートとするトランジスタ)にFIN型FETが適用された例が記載されている。また、非特許文献1(Fu−Liang Yang et al,IEDM(International Electron Devices Meeting),2003,p.627〜630)には、FIN型FETのSRAMへの適用の可能性が示され、非特許文献2(T.Park et al,IEDM,2003,p.27〜30)及び非特許文献3(Jeong−Hwan Yang et al,IEDM,2003,p.23〜26)には、それぞれFIN型FETのSRAMへの適用例が記載されている。
上記のFIN型FETは、従来のバルクトランジスタと比較して、オフ電流に対するオン電流の比率が高いため、FIN型FETをSRAMに適用することで、SNMを若干改善することが可能である。しかしながら、更にトランジスタの微細化が進んだ場合、たとえFIN型FETを用いたとしても、従来のSRAMの6個のトランジスタ構成では、SNMが0Vよりも小さくなる問題に対処することは著しく困難となり、微細化限界を迎えてしまう可能性がある。
本発明の目的は、FIN型FETを用いたSRAMを備え、微細化に伴うバラツキが増大したとしても安定に動作し、高密度で且つ製造が容易な構造を有する半導体装置を提供することにある。
本発明によれば、以下の半導体装置およびその製造方法が提供される。
(1)一対の第1及び第2駆動トランジスタと一対の第1及び第2負荷トランジスタから成るデータ保持部、一対の第1及び第2アクセストランジスタから成るデータ書込み部、第3アクセストランジスタと第3駆動トランジスタから成るデータ読出し部を備えたSRAMセル単位を有する半導体装置であって、
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、
前記半導体層はそれぞれ、その長手方向が第1方向に沿って設けられ、
第1方向に隣接するSRAMセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第1方向に沿った中心線上に他方のトランジスタの半導体層が配置されていることを特徴とする半導体装置。
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、
前記半導体層はそれぞれ、その長手方向が第1方向に沿って設けられ、
第1方向に隣接するSRAMセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第1方向に沿った中心線上に他方のトランジスタの半導体層が配置されていることを特徴とする半導体装置。
(2)一対の第1及び第2駆動トランジスタと一対の第1及び第2負荷トランジスタから成るデータ保持部、一対の第1及び第2アクセストランジスタから成るデータ書込み部、第3アクセストランジスタと第3駆動トランジスタから成るデータ読出し部を備えたSRAMセル単位を有する半導体装置であって、
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、
前記半導体層はそれぞれ、その長手方向が第1方向に沿って設けられ、且つこれら半導体層の第1方向に沿った中心線同士の間隔がこれらの間隔の内の最小間隔の整数倍となるように配置され、
これらの半導体層は、互いに等しい基体平面に平行かつ第1方向に垂直な第2方向の幅を有し、
第1方向に隣接するSRAMセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第1方向に沿った中心線上に他方のトランジスタの半導体層が配置されていることを特徴とする半導体装置。
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、
前記半導体層はそれぞれ、その長手方向が第1方向に沿って設けられ、且つこれら半導体層の第1方向に沿った中心線同士の間隔がこれらの間隔の内の最小間隔の整数倍となるように配置され、
これらの半導体層は、互いに等しい基体平面に平行かつ第1方向に垂直な第2方向の幅を有し、
第1方向に隣接するSRAMセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第1方向に沿った中心線上に他方のトランジスタの半導体層が配置されていることを特徴とする半導体装置。
(3)前記SRAMセル単位内において、
第1駆動トランジスタは、第1アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、第2駆動トランジスタは、第2アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、
第1負荷トランジスタは、第1駆動トランジスタの半導体層と隣接する半導体層を有し、第2負荷トランジスタは、第2駆動トランジスタの半導体層と隣接する半導体層を有し、
第1負荷トランジスタ及び第2負荷トランジスタは、当該第1負荷トランジスタの半導体層の中心線と当該第2負荷トランジスタの半導体層の中心線との間隔が前記最小間隔を有するように配置されている2項に記載の半導体装置。
第1駆動トランジスタは、第1アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、第2駆動トランジスタは、第2アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、
第1負荷トランジスタは、第1駆動トランジスタの半導体層と隣接する半導体層を有し、第2負荷トランジスタは、第2駆動トランジスタの半導体層と隣接する半導体層を有し、
第1負荷トランジスタ及び第2負荷トランジスタは、当該第1負荷トランジスタの半導体層の中心線と当該第2負荷トランジスタの半導体層の中心線との間隔が前記最小間隔を有するように配置されている2項に記載の半導体装置。
(4)前記SRAMセル単位内において、
第1負荷トランジスタは、第1アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、第2負荷トランジスタは、第2アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、
第1駆動トランジスタは、第1負荷トランジスタの半導体層と隣接する半導体層を有し、第2駆動トランジスタは、第2負荷トランジスタの半導体層と隣接する半導体層を有し、
第1駆動トランジスタ及び第2駆動トランジスタは、当該第1駆動トランジスタの半導体層の中心線と当該第2駆動トランジスタの半導体層の中心線との間隔が前記最小間隔を有するように配置されている2項に記載の半導体装置。
第1負荷トランジスタは、第1アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、第2負荷トランジスタは、第2アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、
第1駆動トランジスタは、第1負荷トランジスタの半導体層と隣接する半導体層を有し、第2駆動トランジスタは、第2負荷トランジスタの半導体層と隣接する半導体層を有し、
第1駆動トランジスタ及び第2駆動トランジスタは、当該第1駆動トランジスタの半導体層の中心線と当該第2駆動トランジスタの半導体層の中心線との間隔が前記最小間隔を有するように配置されている2項に記載の半導体装置。
(5)互いに隣接する第1駆動トランジスタの半導体層と第1負荷トランジスタの半導体層との第1方向に沿った中心線同士の間隔、および互いに隣接する第2駆動トランジスタの半導体層と第2負荷トランジスタの半導体層との第1方向に沿った中心線同士の間隔が、それぞれ、前記最小間隔の少なくとも2倍である2項、3項又は4項に記載の半導体装置。
(6)第2方向に隣接するSRAMセル単位間において一方のSRAMセル単位のアクセストランジスタと他方のSRAMセル単位のアクセストランジスタが互いに隣接するように配置され、一方のアクセストランジスタの半導体層の第1方向に沿った中心線と他方のアクセストランジスタの半導体層の第1方向に沿った中心線との間隔が、前記最小間隔の少なくとも2倍である2項〜5項のいずれかに記載の半導体装置。
(7)前記SRAMセル単位内の前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成されている2〜6項のいずれかに記載の半導体装置。
(8)前記SRAMセル単位内において、第1駆動トランジスタは、第1アクセストランジスタの半導体層および第1負荷トランジスタの半導体層と一体に形成された半導体層を有し、第2駆動トランジスタは、第2アクセストランジスタの半導体層および第2負荷トランジスタの半導体層と一体に形成された半導体層を有する7項に記載の半導体装置。
(9)前記SRAMセル単位内において、前記絶縁層上に、第1駆動トランジスタの半導体層、第1負荷トランジスタの半導体層及び第1アクセストランジスタの半導体層と一体に形成され、第1導電型の領域と第2導電型の領域との接合部を有する第1半導体層領域、ならびに第2駆動トランジスタの半導体層、第2負荷トランジスタの半導体層及び第2アクセストランジスタの半導体層と一体に形成され、第1導電型の領域と第2導電型の領域との接合部を有する第2半導体層領域を有し、
第1駆動トランジスタのドレイン領域と第1負荷トランジスタのドレイン領域に接続する第1ノードコンタクトが前記第1半導体層領域上に接続し、第2駆動トランジスタのドレイン領域と第2負荷トランジスタのドレイン領域に接続する第2ノードコンタクトが前記第2半導体層領域上に接続している7項に記載の半導体装置。
第1駆動トランジスタのドレイン領域と第1負荷トランジスタのドレイン領域に接続する第1ノードコンタクトが前記第1半導体層領域上に接続し、第2駆動トランジスタのドレイン領域と第2負荷トランジスタのドレイン領域に接続する第2ノードコンタクトが前記第2半導体層領域上に接続している7項に記載の半導体装置。
(10)前記SRAMセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
第1駆動トランジスタは、第1アクセストランジスタの半導体層および第1負荷トランジスタの半導体層と一体に形成された半導体層を有し、第2駆動トランジスタは、第2アクセストランジスタの半導体層および第2負荷トランジスタの半導体層と一体に形成された半導体層を有する1項に記載の半導体装置。
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
第1駆動トランジスタは、第1アクセストランジスタの半導体層および第1負荷トランジスタの半導体層と一体に形成された半導体層を有し、第2駆動トランジスタは、第2アクセストランジスタの半導体層および第2負荷トランジスタの半導体層と一体に形成された半導体層を有する1項に記載の半導体装置。
(11)前記SRAMセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
前記絶縁層上に、第1駆動トランジスタの半導体層、第1負荷トランジスタの半導体層及び第1アクセストランジスタの半導体層と一体に形成され、第1導電型の領域と第2導電型の領域との接合部を有する第1半導体層領域、ならびに第2駆動トランジスタの半導体層、第2負荷トランジスタの半導体層及び第2アクセストランジスタの半導体層と一体に形成され、第1導電型の領域と第2導電型の領域との接合部を有する第2半導体層領域を有し、
第1駆動トランジスタのドレイン領域と第1負荷トランジスタのドレイン領域に接続する第1ノードコンタクトが第1半導体層領域上に接続し、第2駆動トランジスタのドレイン領域と第2負荷トランジスタのドレイン領域に接続する第2ノードコンタクトが第2半導体層領域上に接続している1項に記載の半導体装置。
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
前記絶縁層上に、第1駆動トランジスタの半導体層、第1負荷トランジスタの半導体層及び第1アクセストランジスタの半導体層と一体に形成され、第1導電型の領域と第2導電型の領域との接合部を有する第1半導体層領域、ならびに第2駆動トランジスタの半導体層、第2負荷トランジスタの半導体層及び第2アクセストランジスタの半導体層と一体に形成され、第1導電型の領域と第2導電型の領域との接合部を有する第2半導体層領域を有し、
第1駆動トランジスタのドレイン領域と第1負荷トランジスタのドレイン領域に接続する第1ノードコンタクトが第1半導体層領域上に接続し、第2駆動トランジスタのドレイン領域と第2負荷トランジスタのドレイン領域に接続する第2ノードコンタクトが第2半導体層領域上に接続している1項に記載の半導体装置。
(12)前記SRAMセル単位内の前記トランジスタを構成する半導体層はそれぞれ、半導体基板の一部で構成され、この半導体基板上に設けられた分離絶縁膜の上面に対して突起している1〜6項のいずれかに記載の半導体装置。
(13)前記SRAMセル単位内において、
第1駆動トランジスタのゲート電極と第1負荷トランジスタのゲート電極と第3駆動トランジスタのゲート電極は、第1方向に垂直な第2方向に沿った第1配線で構成され、第2駆動トランジスタのゲート電極と第2負荷トランジスタのゲート電極は、第2方向に沿った第2配線で構成され、
第1アクセストランジスタのゲート電極は、第2配線の第2方向に沿った中心線上に配置された第3配線で構成され、第2アクセストランジスタのゲート電極は、第1配線の第2方向に沿った中心線上に配置された第4配線で構成されている1〜12項のいずれかに記載の半導体装置。
第1駆動トランジスタのゲート電極と第1負荷トランジスタのゲート電極と第3駆動トランジスタのゲート電極は、第1方向に垂直な第2方向に沿った第1配線で構成され、第2駆動トランジスタのゲート電極と第2負荷トランジスタのゲート電極は、第2方向に沿った第2配線で構成され、
第1アクセストランジスタのゲート電極は、第2配線の第2方向に沿った中心線上に配置された第3配線で構成され、第2アクセストランジスタのゲート電極は、第1配線の第2方向に沿った中心線上に配置された第4配線で構成されている1〜12項のいずれかに記載の半導体装置。
(14)第1駆動トランジスタのソース領域に接続するグランド線コンタクト、第1負荷トランジスタのソース領域に接続する電源線コンタクト及び第2アクセストランジスタのソース/ドレイン領域に接続するビット線コンタクトが、第2方向に沿った一方のセル単位境界の1ライン上に配置され、
第2駆動トランジスタのソース領域に接続するグランド線コンタクト、第2負荷トランジスタのソース領域に接続する電源線コンタクト及び第1アクセストランジスタのソース/ドレイン領域に接続するビット線コンタクトが、第2方向に沿った他方のセル単位境界の1ライン上に配置されている1〜13項のいずれかに記載の半導体装置。
第2駆動トランジスタのソース領域に接続するグランド線コンタクト、第2負荷トランジスタのソース領域に接続する電源線コンタクト及び第1アクセストランジスタのソース/ドレイン領域に接続するビット線コンタクトが、第2方向に沿った他方のセル単位境界の1ライン上に配置されている1〜13項のいずれかに記載の半導体装置。
(15)グランド線コンタクト、電源線コンタクト及びビット線コンタクトはそれぞれ、ゲート電極下の半導体層の第2方向の幅より広い第2方向の幅を有し且つ当該半導体層と一体に形成されたパッド半導体層上に接続されている1〜14項のいずれかに記載の半導体装置。
(16)隣接するSRAMセル単位同士がセル単位境界を対称軸とする鏡像関係にある1〜15項のいずれかに記載の半導体装置。
(17)一対の第1及び第2駆動トランジスタと一対の第1及び第2負荷トランジスタから成るデータ保持部、一対の第1及び第2アクセストランジスタから成るデータ書込み部、第3アクセストランジスタと第3駆動トランジスタから成るデータ読出し部を備えたSRAMセル単位を有し、前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有するの半導体装置の製造方法であって、
半導体層をパターニングして、第1方向に延在し、第1方向に垂直な第2方向の幅が互いに等しい長尺半導体層が等間隔に配置された縞状パターンを有する半導体層パターンを形成する工程と、
前記縞状パターンの一部を除去する工程と、
残された長尺半導体層の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングして前記長尺半導体層を跨ぐようにその上部から相対する両側面上に第2方向に沿って延在するゲート電極を形成する工程と、
前記長尺半導体層に不純物を導入してソース/ドレイン領域を形成する工程を有する半導体装置の製造方法。
半導体層をパターニングして、第1方向に延在し、第1方向に垂直な第2方向の幅が互いに等しい長尺半導体層が等間隔に配置された縞状パターンを有する半導体層パターンを形成する工程と、
前記縞状パターンの一部を除去する工程と、
残された長尺半導体層の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングして前記長尺半導体層を跨ぐようにその上部から相対する両側面上に第2方向に沿って延在するゲート電極を形成する工程と、
前記長尺半導体層に不純物を導入してソース/ドレイン領域を形成する工程を有する半導体装置の製造方法。
(18)前記半導体層パターンは、SRAMセル単位境界に対応する矩形単位境界の四辺のそれぞれを対称軸とする線対称となるように形成される17項に記載の半導体装置の製造方法。
(19)前記半導体層パターンの形成工程において、前記長尺半導体層と交差する、当該長尺半導体層の第2方向の幅より広い第1方向の幅を持つ帯状パターンを形成し、
前記縞状パターンの一部を除去する工程において、この帯状パターンの一部も除去して、前記長尺半導体層の第2方向の幅より広い第2方向の幅を有するパッド半導体層を形成し、このパッド半導体層上に上層配線とのコンタクトを接続する17項又は18項に記載の半導体装置の製造方法。
前記縞状パターンの一部を除去する工程において、この帯状パターンの一部も除去して、前記長尺半導体層の第2方向の幅より広い第2方向の幅を有するパッド半導体層を形成し、このパッド半導体層上に上層配線とのコンタクトを接続する17項又は18項に記載の半導体装置の製造方法。
(20)前記半導体層上にキャップ絶縁層を形成する工程をさらに有し、前記半導体層および前記キャップ絶縁層をパターニングして、上層にキャップ絶縁層が設けられた前記半導体層パターンを形成する17項、18項又は19項に記載の半導体装置の製造方法。
(21)下地絶縁層上に設けられた半導体層をパターニングして当該下地絶縁層上に設けられた前記半導体層パターンを形成する17〜20項のいずれかに記載の半導体装置の製造方法。
(22)前記半導体層として半導体基板をパターニングして前記半導体層パターンを形成した後、当該半導体基板上に分離絶縁層を設ける工程と、この分離絶縁層の上面側部分を除去して、残された分離絶縁膜上面から上方に突起するように前記半導体層パターンを露出させる工程をさらに有する17〜20項のいずれかに記載の半導体装置の製造方法。
本発明によれば、従来のSRAMセルにデータ読出し用素子を追加することで、読出し動作に伴うデータ破壊の可能性を大きく減少することができるため、たとえFIN型FETにおいてバラツキが増大したとしても、安定な読出し動作が可能なSRAM構造を有する半導体装置を提供することができる。更に、読出し動作のための素子数追加が2個で実現でき、高密度で且つ製造が容易な半導体装置を提供することができる。
〔FIN型FETの構成〕
本発明におけるSRAM構造に適用されるFIN型FETとしては、例えば図4に示すように、基体平面に対して垂直方向に上方へに突起した半導体層303と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極304と、このゲート電極304と半導体層303の間に介在するゲート絶縁膜305と、半導体層303に設けられたソース/ドレイン領域306を有する電界効果型トランジスタを用いることができる。
本発明におけるSRAM構造に適用されるFIN型FETとしては、例えば図4に示すように、基体平面に対して垂直方向に上方へに突起した半導体層303と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極304と、このゲート電極304と半導体層303の間に介在するゲート絶縁膜305と、半導体層303に設けられたソース/ドレイン領域306を有する電界効果型トランジスタを用いることができる。
FIN型FETを構成する基体平面から垂直方向に上方へ突起した半導体層(以下適宜「突起半導体層」という)は、例えば図4に示すように半導体基板301上のベース絶縁膜302上に設けられた半導体層を用いることができる。本発明において、基体平面とは基板に平行な任意の面を意味し、ここではベース絶縁膜表面を意味する。このベース絶縁膜自体を基板とすることもできる。また、後述するように、半導体基板をパターニングして半導体パターンを形成し、その半導体パターン間に設けられた分離絶縁層の表面に対して上方に突起する半導体層部分をFIN型FETの突起半導体層として利用することができる。この後者の構成は、素子の駆動により半導体層で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。FIN型FETの突起半導体層の形状は、加工精度に応じた略直方体形状をとることができるが、所望の素子特性が得られる範囲内で直方体から変形した形状であってもよい。
本発明におけるFIN型FETにおいて、ゲート電極は、突起半導体層を跨ぐようにその上部から相対する両側面上に延在し、このゲート電極と突起半導体層の間にはゲート絶縁膜が介在する。突起半導体層のゲート電極下の部分には、所定のしきい値電圧に応じて比較的低濃度に不純物が導入され、ゲート電極への電圧印加によりチャネルが形成される。この突起半導体層の各側面(基体平面に垂直方向の面)とゲート電極との間に介在する絶縁膜をゲート絶縁膜として機能させることで、突起半導体層の相対する両側面にチャネルを形成することができる。突起半導体層の上面とゲート電極との間に厚いキャップ絶縁膜を設けることで、突起半導体層の上面にチャネルを形成させない構成にすることができる。一方、突起半導体層の上面とゲート電極との間に、側面に設けたゲート絶縁膜と同程度の薄い絶縁膜を設けることにより、突起半導体層の上面にもチャネルを形成できる構成とすることも可能である。
ここで、チャネル長方向は、突起半導体層303の長手方向、すなわちゲート長L方向である。ソース/ドレイン領域306は、通常突起半導体層303のゲート電極両側部分に高濃度の不純物が導入された拡散層で構成される。または、ソース/ドレイン領域を金属とすることで、いわゆるショットキー・ソース/ドレイン・トランジスタとしてもよい。
本発明におけるFIN型FETは、一つのトランジスタ内に複数の突起半導体層を平行配列して有し、これらの複数の突起半導体層に跨って設けられた導体配線でゲート電極が構成された、いわゆるマルチ構造をとってもよい。それぞれの突起半導体層に係る素子構造は、前述と同様な構造にすることができる。素子特性の均一性や加工精度の観点から突起半導体層の幅W(基板平面に平行かつチャネル長方向に垂直方向の幅)は互いに等しいことが好ましい。
本発明におけるFin型MISFETは、その突起半導体層の相対する両側面に主たるチャネルが形成されるものが好ましく、またそのゲート電極下の突起半導体層の幅Wが、動作時に当該半導体層の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であることが好ましい。このような構成は、カットオフ特性やキャリア移動度の向上、基板浮遊効果の低減に有利である。このような構成が得られる素子構造としては、ゲート電極下の突起半導体層の幅Wが、当該半導体層の高さHの2倍以下、あるいはゲート長L以下であることが好ましい。具体的には、ゲート電極下の突起半導体層の幅Wは、加工精度や強度等の観点から、5nm以上に設定することが好ましく、10nm以上がより好ましく、一方、当該半導体層の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、60nm以下に設定することが好ましく、30nm以下がより好ましい。
本発明におけるFIN型FETの具体的寸法等は、例えば、突起半導体層の幅W:5〜100nm、突起半導体層の高さH:20〜200nm、ゲート長L:10〜100nm、ゲート絶縁膜の厚さ:1〜5nm(SiO2の場合)、チャネル形成領域の不純物濃度:0〜1×1019cm-3、ソース/ドレイン領域の不純物濃度:1×1019〜1×1021cm-3の範囲で適宜設定することができる。なお、突起半導体層の高さHは、ベース絶縁膜表面あるいは分離絶縁膜表面から上方に突出した半導体層部分の基板平面に垂直方向の長さを意味する。また、チャネル形成領域は、突起半導体層のゲート電極下の部分をいう。
以上に説明した素子構造において、ベース絶縁膜あるいは分離絶縁膜の材料としては、所望の絶縁性を有するものであれば特に制限はなく、例えばSiO2、Si3N4、AlN、アルミナ等の金属酸化物や、有機絶縁材料を挙げることができる。
FIN型FETの突起半導体層を形成する半導体としては単結晶シリコンを好適に用いることができる。
ベース絶縁膜下の基板としてはシリコン基板を用いることができるが、シリコン基板に限られず、突起半導体層の下に絶縁体があれば本発明を構成することができる。例えば、SOS(シリコン・オン・サファイア、シリコン・オン・スピネル)のように、半導体層下の絶縁体自体が支持基板となる構造を挙げることができる。絶縁性の支持基板としては、上記SOSの他、石英やAlN基板が挙げられる。SOI(silicon on insulator)の製造技術(貼り合わせ工程および薄膜化工程)によってこれらの支持基板上に半導体層を設けることができる。
本発明におけるゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば不純物が導入された多結晶シリコン、多結晶SiGe、多結晶Ge、多結晶SiC等の不純物導入半導体、Mo、W、Ta等の金属、TiN、WN等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単層膜の他、多結晶シリコン膜と金属膜との積層膜、金属膜同士の積層膜、多結晶シリコン膜とシリサイド膜との積層膜等の積層構造を用いることができる。
本発明におけるゲート絶縁膜としては、SiO2膜、SiON膜を用いることができる他、いわゆる高誘電体絶縁膜(High−K膜)を用いてもよい。High−K膜としては、例えば、Ta2O5膜、Al2O3膜、La2O3膜、HfO2膜、ZrO2膜等の金属酸化膜、HfSiO、ZrSiO、HfAlO、ZrAlO等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えばシリコン等の半導体層に、SiO2やHfSiO等のシリコン含有酸化膜を形成し、その上にHigh−K膜を設けた積層膜を挙げることができる。
〔SRAMセル単位の回路構成〕
本発明に好適なSRAMのメモリセル単位は、図5の回路図により示される回路を有し、一対の駆動トランジスタD1、D2と一対の負荷トランジスタL1、L2と一対のアクセストランジスタA1、A2、そして駆動トランジスタD3とアクセストランジスタA3の合計8つのトランジスタが配置される。一対の駆動トランジスタD1、D2と一対のアクセストランジスタA1、A2、そして駆動トランジスタD3とアクセストランジスタA3は、第1導電型(例えばnチャネル型)、一対の負荷トランジスタL1、L2は第2導電型(例えばpチャネル型)の電界効果型トランジスタである。
本発明に好適なSRAMのメモリセル単位は、図5の回路図により示される回路を有し、一対の駆動トランジスタD1、D2と一対の負荷トランジスタL1、L2と一対のアクセストランジスタA1、A2、そして駆動トランジスタD3とアクセストランジスタA3の合計8つのトランジスタが配置される。一対の駆動トランジスタD1、D2と一対のアクセストランジスタA1、A2、そして駆動トランジスタD3とアクセストランジスタA3は、第1導電型(例えばnチャネル型)、一対の負荷トランジスタL1、L2は第2導電型(例えばpチャネル型)の電界効果型トランジスタである。
一対の駆動トランジスタD1、D2と一対の負荷トランジスタL1、L2は、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路は、一対のCMOSインバータで構成され、それぞれのCMOSインバータは、一つの駆動トランジスタD1(D2)と一つの負荷トランジスタL1(L2)で構成される。
アクセストランジスタA1(A2)のソース/ドレインの一方は、負荷トランジスタL1(L2)及び駆動トランジスタD1(D2)のドレインに接続され、他方は書込み専用ビット線WBL1(WBL2)に接続されている。また、一対のアクセストランジスタA1、A2のゲートは共に、書込み専用ワード線WWLに接続されている。
一方のCMOSインバータを構成する駆動トランジスタD1及び負荷トランジスタL1のゲートは、他方のCMOSインバータを構成する駆動トランジスタD2及び負荷トランジスタL2のドレイン(蓄積ノードN2)に接続されている。また、この後者のCMOSインバータを構成する駆動トランジスタD2及び負荷トランジスタL2のゲートは、前者のCMOSインバータを構成する駆動トランジスタD1及び負荷トランジスタL1のドレイン(蓄積ノードN1)に接続されている。このように、一対のCMOSインバータ間において、一方のCMOSインバータの入出力部(蓄積ノード)と他方のCMOSインバータのゲートとが互いにローカル配線(局所配線)と呼ばれる一対の配線I1、I2を介してクロスカップル(交差結合)されている。
駆動トランジスタD1、D2のソースには基準電圧(例えばGND)が供給され、負荷トランジスタL1、L2のソースには電源電圧(VDD)が供給される。駆動トランジスタD3とアクセストランジスタA3とは直列に接続され、アクセストランジスタA3のドレインは読出し専用ビット線RBLに、駆動トランジスタD3のソースはGNDに、それぞれ接続されている。また、アクセストランジスタA3のゲートは読出し専用ワード線RWLに、駆動トランジスタD3のゲートは蓄積ノードの一方(例えばN2)に、それぞれ接続されている。
〔SRAMの素子構造〕
図6〜図7に、SRAMセル単位の素子構造の一例を示す。図6は平面図、図7(a)はA−A'線断面図、図7(b)はB−B'線断面図、図7(c)はC−C'線断面図である。なお、図6においては側壁絶縁膜508を省略し、図7(a)〜(c)において左右両側の縦方向の破線はセル単位境界を示す。
図6〜図7に、SRAMセル単位の素子構造の一例を示す。図6は平面図、図7(a)はA−A'線断面図、図7(b)はB−B'線断面図、図7(c)はC−C'線断面図である。なお、図6においては側壁絶縁膜508を省略し、図7(a)〜(c)において左右両側の縦方向の破線はセル単位境界を示す。
図6に示すように、セル単位境界内には、半導体基板501上に設けられた絶縁層502上に、nチャネル型の駆動トランジスタD1、D2、D3、pチャネル型の負荷トランジスタL1、L2、nチャネル型のアクセストランジスタA1、A2、A3が、図5の回路を構成するように配置されている。nMOS領域の半導体層部分はn型領域、pMOS領域の半導体層部分はp型領域である。
一方の駆動トランジスタD2は、突起半導体層511Dと、この突起半導体層511Dを跨ぐようにその上部から相対する両側面に延在するゲート電極512と、このゲート電極512と突起半導体層511D間に介在するゲート絶縁膜505と、突起半導体層511Dのゲート電極両側に設けられたソース/ドレイン領域を有する(図7(a))。この例では、突起半導体層の上部とゲート電極間にはキャップ絶縁膜504が設けられ、突起半導体層上面にはチャネルが形成されてない構成をとっている。他のトランジスタも同様にキャップ絶縁膜を有している。他方の駆動トランジスタD1は、突起半導体層と、この突起半導体層を跨ぐようにその上部から相対する両側面に延在するゲート電極522と、このゲート電極522と突起半導体層521D間に介在するゲート絶縁膜505と、突起半導体層521Dのゲート電極両側に設けられたソース/ドレイン領域を有する。他の駆動トランジスタD3は、突起半導体層531Dと、この突起半導体層を跨ぐようにその上部から相対する両側面に延在するゲート電極533と、このゲート電極と突起半導体層間に介在するゲート絶縁膜と、突起半導体層のゲート電極両側に設けられたソース/ドレイン領域を有する。
一方の負荷トランジスタL2は、突起半導体層511Lと、この突起半導体層511Lを跨ぐようにその上部から相対する両側面に延在するゲート電極512と、このゲート電極512と突起半導体層511L間に介在するゲート絶縁膜505と、突起半導体層511Lのゲート電極両側に設けられたソース/ドレイン領域を有する(図7(a)、(c))。他方の負荷トランジスタL1は、突起半導体層521Lと、この突起半導体層を跨ぐようにその上部から相対する両側面に延在するゲート電極522と、このゲート電極と突起半導体層間に介在するゲート絶縁膜と、突起半導体層のゲート電極両側に設けられたソース/ドレイン領域を有する。
一方のアクセストランジスタA2は、突起半導体層511Aと、この突起半導体層511Aを跨ぐようにその上部から相対する両側面に延在するゲート電極513と、このゲート電極513と突起半導体層511A間に介在するゲート絶縁膜と、突起半導体層511Aのゲート電極両側に設けられたソース/ドレイン領域を有する。他方のアクセストランジスタA1は、突起半導体層521Aと、この突起半導体層を跨ぐようにその上部から相対する両側面に延在するゲート電極523と、このゲート電極と突起半導体層間に介在するゲート絶縁膜505と、突起半導体層のゲート電極両側に設けられたソース/ドレイン領域を有する(図7(a))。またアクセストランジスタA3は、突起半導体層531Aと、その突起半導体層を跨ぐようにその上部から相対する両側面に延在するゲート電極533と、このゲート電極と突起半導体層間に介在するゲート絶縁膜と、突起半導体層のゲート電極両側に設けられたソース/ドレイン領域を有する(図7(a))。
なお、アクセストランジスタA1及びA3は、ゲート入力が、それぞれ、書き込み専用ワード線WWLと読出し専用ワード線RWLであり、トランジスタ間に書き込み用ワード線WWLのゲートコンタクトパッドを配置する必要があり、その場合にはアクセストランジスタA1とA3との間にある程度の距離をおいたほうがよい。一方、これらのアクセストランジスタA1、A3とそれぞれ直列接続される駆動トランジスタD1、D3は、同一の信号N2が入力されるため、トランジスタ間には、ゲートコンタクトパッドに相当する空き領域が生じる。従って、この空き領域に、FIN型FETを一つ追加して、図6のように、面積を増加させずに、FIN型FET2つで駆動トランジスタD3を構成することが可能である。従って、駆動トランジスタD3をFIN型FET一つで構成することも可能であるが、セル面積の効率的利用を考慮すると、駆動トランジスタD3をFIN型FET2つで構成することが望ましい。
SRAMを構成する各トランジスタは、図8に示す構造をとってもよい。図8は、図7(a)に対応する断面構造を示し、この構造においては、ゲート絶縁膜およびゲート電極が突起半導体層の下面にわたって形成されている。このような構造によれば、突起半導体層の下面もチャネルとして利用でき、トランジスタの駆動能力を向上することができる。この構造は、例えば、絶縁層502を、突起半導体層をマスクとしてフッ酸等により等方的にエッチングして突起半導体層下部において後退させた後、ゲート絶縁膜とゲート電極を形成することで得ることができる。
SRAMセル単位内の各トランジスタを構成する突起半導体層はそれぞれ、その長手方向(チャネル長方向)が第1方向(図6中の上下の縦方向、すなわちC−C'線方向)に沿って設けられる。そして、第1方向に隣接するSRAMセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの突起半導体層の第1方向に沿った中心線上に他方のトランジスタの突起半導体層が配置される。このような構成とすることで、高密度なSRAMセル単位を形成することができ、製造が容易で且つ高精度に形成可能なSRAM構造を得ることができる。
駆動トランジスタD2は、そのソース領域が、突起半導体層511Dと一体に形成されたパッド半導体層514に接続するコンタクトプラグ514cを介してグランド線(GND)へ接続される。一方、そのドレイン領域は、突起半導体層511Dと一体に形成された第1ノード半導体層519に接続するコンタクトプラグ519cを介して駆動トランジスタD1及び負荷トランジスタL1のゲート電極522に接続される。
負荷トランジスタL2は、そのソース領域が、突起半導体層511Lと一体に形成されたパッド半導体層515に接続するコンタクトプラグ515cを介して電源線VDD(上層配線601g)へ接続される。一方、そのドレイン領域は、突起半導体層511Lと一体に形成された第1ノード半導体層519に接続するコンタクトプラグ519cを介して駆動トランジスタD1及び負荷トランジスタL1のゲート電極522に接続される。
アクセストランジスタA2は、そのソース/ドレイン領域の一方が、突起半導体層511Aと一体に形成されたパッド半導体層516に接続するコンタクトプラグ516cを介してビット線WBL2(上層配線601c)に接続される。そのソース/ドレイン領域の他方は、突起半導体層511Aと一体に形成された第1ノード半導体層519に接続するコンタクトプラグ519cを介して駆動トランジスタD1及び負荷トランジスタL1のゲート電極522に接続される。
駆動トランジスタD1は、そのソース領域が、突起半導体層521Dと一体に形成されたパッド半導体層524に接続するコンタクトプラグ524cを介してグランド線GND(上層配線601e)へ接続される。グランド用コンタクトパッド524は、トランジスタD1とD3とで共通化されている。一方、そのドレイン領域は、突起半導体層521Dと一体に形成された第2ノード半導体層529に接続するコンタクトプラグ529cを介して駆動トランジスタD2及び負荷トランジスタL2のゲート電極512に接続される。
負荷トランジスタL1は、そのソース領域が、突起半導体層521Lと一体に形成されたパッド半導体層525に接続するコンタクトプラグ525cを介して電源線VDD(上層配線601d)へ接続される。一方、そのドレイン領域は、突起半導体層521Lと一体に形成された第2ノード半導体層529に接続するコンタクトプラグ529cを介して駆動トランジスタD2及び負荷トランジスタL2のゲート電極512に接続される。
アクセストランジスタA1は、そのソース/ドレイン領域の一方が、突起半導体層521Aと一体に形成されたパッド半導体層526に接続するコンタクトプラグ526cを介してビット線WBL1に接続される。そのソース/ドレイン領域の他方は、突起半導体層521Aと一体に形成された第2ノード半導体層529に接続するコンタクトプラグ529cを介して駆動トランジスタD2及び負荷トランジスタL2のゲート電極512に接続される。
駆動トランジスタD2及び負荷トランジスタL2のゲート電極は、共通のゲート用配線512で構成され、ゲート電極の幅(ゲート長L)より広い幅を有するパッド電極517に接続するコンタクトプラグ517cおよび上層配線601aを介して第2ノード半導体層529に接続される。
駆動トランジスタD1及び負荷トランジスタL1、駆動トランジスタD3のゲート電極は、共通のゲート用配線522で構成され、ゲート電極の幅(ゲート長L)より広い幅を有するパッド電極527に接続するコンタクトプラグ527cおよび上層配線601fを介して第1ノード半導体層519に接続される。
アクセストランジスタA2のゲート電極513は、そのゲート電極513の長手方向の中心線がゲート用配線522の長手方向の中心線と一致するように配置され、ゲート電極の幅(ゲート長)より広い幅を有するパッド電極518に接続するコンタクトプラグ518cを介してワード線WWLに接続される。
アクセストランジスタA1のゲート電極523は、そのゲート電極523の長手方向の中心線がゲート用配線512の長手方向の中心線と一致するように配置され、ゲート電極の幅(ゲート長)より広い幅を有するパッド電極528に接続するコンタクトプラグ528cを介してワード線WWL(上層配線601b)に接続される。
本発明のSRAM構造において、隣接するSRAMセル単位同士がセル単位境界を対称軸とする鏡像関係にあることが好ましい。すなわち、隣接するSRAMセル単位間において、突起半導体層を構成する半導体層パターン、ゲート電極を構成する配線パターン、及びコンタクトのレイアウトがセル単位境界の四辺のそれぞれを対称軸とする線対称(ミラー反転)となるように配置されることが好ましい。
以上の構成をとることにより、製造が容易で且つ高精度に形成可能な高密度のSRAM構造を形成することができるが、さらに、例えば図6に示される以下のレイアウト構成をとることにより、より一層製造が容易で且つ高精度に形成可能なSRAM構造を得ることができる。
SRAMセル単位内の各トランジスタを構成する突起半導体層はそれぞれ、その長手方向(チャネル長方向)が第1方向(図6中の上下の縦方向、すなわちC−C'線方向)に沿って設けられ、且つこれら突起半導体層の第1方向に沿った中心線同士の間隔がこれら間隔の内の最小間隔の整数倍となるように配置されることが好ましい。そして、これらの突起半導体層は互いに等しい幅W(Wa)を有していることが好ましい。この最小間隔としては、一方の負荷トランジスタL1の突起半導体層の中心線と他方の負荷トランジスタL2の突起半導体層の中心線との間隔が最小間隔Rminを有していることが好ましい。なお、突起半導体層の中心線とは、突起半導体層の幅W(基体平面に平行かつチャネル長方向に垂直方向の幅)の中点を通過する当該突起半導体層の長手方向(チャネル長方向)に沿った線をいう。
このSRAM構造において、これらの突起半導体層のいずれについても、第1方向に隣接するSRAMセル単位間において、互いに対応するトランジスタ間の一方のトランジスタの突起半導体層の中心線と他方のトランジスタの突起半導体層の中心線が1ライン上にあるように配置されることが好ましいが、前記の最小間隔の20%以下、好ましくは10%以下のずれ程度であれば、十分な効果を得ることができる。
図6に示すSRAMセル単位内においては、一方の駆動トランジスタD2は、一方のアクセストランジスタA2の突起半導体層の中心線上に配置された半導体層を有し、他方の駆動トランジスタD1は、他方のアクセストランジスタA1の突起半導体層の中心線上に配置された半導体層を有している。また、アクセストランジスタA3は、駆動トランジスタD3の少なくとも一つの半導体層の中心線上に配置された半導体層を有している。そして、一方の負荷トランジスタL2は、一方の駆動トランジスタD2の突起半導体層と隣接する半導体層を有し、他方の負荷トランジスタL1は、他方の駆動トランジスタD1の突起半導体層と隣接する半導体層を有している。
上記SRAM単位において、駆動トランジスタと負荷トランジスタを入れ替えた構成をとってもよい。すなわち、一方の負荷トランジスタL2は、一方のアクセストランジスタA2の突起半導体層の中心線上に配置された半導体層を有し、他方の負荷トランジスタL1は、他方のアクセストランジスタA1の突起半導体層の中心線上に配置された半導体層を有し、一方の駆動トランジスタD2は、一方の負荷トランジスタL2の突起半導体層と隣接する半導体層を有し、他方の駆動トランジスタD1は、他方の負荷トランジスタL1の突起半導体層と隣接する半導体層を有し、一方の駆動トランジスタD2及び他方の駆動トランジスタD1は、一方の駆動トランジスタD2の突起半導体層の中心線と他方の駆動トランジスタD1の突起半導体層の中心線との間隔が前記最小間隔を有するように配置されている構成をとることもできる。
本発明におけるSRAMセル単位内において、ゲート間分離およびpn分離のためのスペース並びにコンタクト領域を十分に確保するために、例えば図6に示されているように、さらに以下のレイアウト構成をとることが好ましい。
(i)互いに隣接する一方の駆動トランジスタD1の突起半導体層と一方の負荷トランジスタL1の突起半導体層の中心線同士の間隔、および互いに隣接する他方の駆動トランジスタD2の半導体層と他方の負荷トランジスタL2の半導体層の中心線同士の間隔が、それぞれ、前記最小間隔Rminの少なくとも2倍であること。
(ii)第1方向に垂直な第2方向(図6中の左右の横方向、以下同じ)に隣接するSRAMセル単位間において互いに隣接するアクセストランジスタ間において、一方のトランジスタの半導体層の中心線と他方のトランジスタの半導体層の中心線との間隔が、前記最小間隔Rminの少なくとも2倍であること。
これらの間隔は、大きすぎるとセル単位の面積が大きくなるため、最小間隔Rminの3倍以下であることが好ましい。
事項(i)により、ゲート間分離のためのスペース(517と523との間、513との527と間)およびpn分離のためのスペース(519付近、529付近)を十分に確保できる。また、事項(ii)により、ワード線コンタクトのためのスペースを十分に確保することができる。
また、本発明におけるSRAMセル単位において、例えば図6に示されているように、以下のコンタクトのレイアウトをとることにより、高密度化が図れるとともに、より製造が容易なSRAM構造を得ることができる。
すなわち、一方の駆動トランジスタD2のソース領域に接続するグランド線コンタクト514c、一方の負荷トランジスタL2のソース領域に接続する電源線コンタクト515c及び一方のアクセストランジスタA1のソース/ドレイン領域に接続するビット線コンタクト526cが、第2方向に沿った一方のセル単位境界の1ライン上に配置され、他方の駆動トランジスタD1のソース領域に接続するグランド線コンタクト524c、他方の負荷トランジスタL1のソース領域に接続する電源線コンタクト525c及び他方のアクセストランジスタA2のソース/ドレイン領域に接続するビット線コンタクト516cが、第2方向に沿った他方のセル単位境界の1ライン上に配置されていることが好ましい。
図6〜図7に示す本実施形態のSRAM構造においては、各トランジスタの突起半導体層は絶縁層502上に設けられており、このような構成においては、下記の構造をとることができる。すなわち、例えば図6に示されているように、SRAMセル単位内において、一方の駆動トランジスタD2は、一方のアクセストランジスタA2の半導体層511Aおよび一方の負荷トランジスタL2の半導体層511Lと一体に形成された半導体層511Dを有し、他方の駆動トランジスタD1は、他方のアクセストランジスタA1の半導体層521Aおよび他方の負荷トランジスタL1の半導体層521Lと一体に形成された半導体層521Dを有することができる。また、アクセストランジスタA3の半導体層531Aと駆動トランジスタD3の少なくとも一つの半導体層531Dは、一体に形成された半導体層とすることもできる。
さらに、この構成においては、駆動トランジスタD2の半導体層511D、負荷トランジスタL2の半導体層511L及びアクセストランジスタA2の半導体層511Aと一体に形成され、p型領域とn型領域とのpn接合部519jを有する第1ノード半導体層519、ならびに駆動トランジスタD1の半導体層521D、負荷トランジスタL1の半導体層521L及びアクセストランジスタA1の半導体層521Aと一体に形成され、p型領域とn型領域とのpn接合部529jを有する第2ノード半導体層529を有することができる。
この構成によれば、各トランジスタの突起半導体層を構成する半導体層が絶縁層上に設けられているため、p型領域とn型領域を直接接合することによって、駆動トランジスタのドレインと負荷トランジスタのドレインとを直接接続することができる。p型領域とn型領域はシリサイド層509によって電気的に短絡することができる。その結果、SRAMセル単位面積を縮小することができる。これに対して、半導体層下にウェル領域を有する構造ではp型領域とn型領域との間に絶縁分離領域を介在させる必要があり、その分だけ面積が増大する。上記構造であればこのような分離絶縁領域を設ける必要がないため、高密度化が可能になる。
またこの構成においては、上層配線と接続するノードコンタクト519cが第1ノード半導体層519上に接続し、上層配線と接続する第2ノードコンタクト529cが第2ノード半導体層529上に接続し、これらの第1及び第2ノード半導体層はコンタクト用パッド層としても機能している。そのため、この構成によれば、高密度化を図りながらノードコンタクト領域を十分に確保することができる。
〔製造方法〕
次に図6〜図7に示すSRAM構造の製造方法について説明する。
次に図6〜図7に示すSRAM構造の製造方法について説明する。
まず、シリコン基板上にSiO2からなる埋め込み絶縁膜(ベース絶縁膜)を有し、その上に単結晶シリコンからなる半導体層を有するSOI基板を用意する。次に、このSOI基板の半導体層上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル領域形成のための不純物をイオン注入する。続いて、この犠牲酸化膜を除去した後、半導体層上にキャップ絶縁膜を形成する。このチャネル領域形成のための不純物の導入は、半導体層のパターニングの後に斜めイオン注入やHalo注入等の方法で行うこともできる。
次に、フォトリソグラフィとドライエッチングにより、半導体層とその上に形成されたキャップ絶縁膜をパターニングして、長尺半導体層が等間隔に配置された縞状パターン部分を有する半導体層パターンを形成する。このときの状態を図9に示す。図9(a)は平面図、図9(b)はA−A'線断面図、図9(c)はB−B'線断面図である。図9(a)中の斜線で囲まれた領域は、後の工程において半導体層を除去する領域を示す。図中の符号501は半導体基板、符号502は埋め込み絶縁膜、符号503は半導体層、符号503a及び503bは長尺半導体層、符号504はキャップ絶縁膜を示す。
長尺半導体層503aは、FIN型FETの突起半導体層を構成し、長尺半導体層503bは、後の工程で除去されるダミー半導体層である。これらの長尺半導体層503a、503bを含む半導体層パターン503は、SRAMセル単位境界に対応するセル単位境界の四辺のそれぞれを対称軸とする線対称(ミラー反転)となるように形成される。このような周期性の高いパターンを形成することにより、このパターン領域において一様に精度よく微細パターンを形成することができる。
長尺半導体層503a、503bと直交する帯状半導体層部分503c、503dは、後の工程でその一部分が除去され、残された部分がコンタクトプラグと接触させるパッド用半導体層となる。帯状半導体層部分503cから、グランド線コンタクト、電源線コンタクト及びビット線コンタクト用のパッド半導体層が形成され、帯状半導体層部分503dから、蓄積ノードコンタクト用のパッド半導体層が形成される。これらの帯状半導体層の第1方向の幅Wbは、十分なコンタクト領域を確保するために、長尺半導体層の第2方向の幅Waより広く設定することが好ましい。
次に、半導体層パターンの不要な部分をリソグラフィとドライエッチングにより除去する。その後、熱酸化法等により、長尺半導体層の側面にゲート酸化膜505を形成する。このときの状態を図10に示す。図10(a)は平面図、図10(b)はC−C'線断面図、図10(c)はA−A'線断面図、図10(d)はB−B'線断面図である。図10(b)〜(d)において左右両側の縦方向の破線はセル単位境界を示す。
残された長尺半導体層503a部分は、FIN型FETの突起半導体層を構成し、残された帯状半導体層部分503c部分で、グランド線コンタクト、電源線コンタクト及びビット線コンタクト用のパッド半導体層が構成され、残された帯状半導体層部分503d部分で蓄積ノードコンタクト用のパッド半導体層が構成される。
次に、ゲート電極材料を堆積し、リソグラフィとドライエッチングによりゲート電極を形成する。例えば、ポリシリコンを堆積し、次いでリソグラフィとイオン注入によりnMOS領域にはn型不純物(燐、砒素など)、pMOS領域にはp型不純物(ホウ素など)をドープし、続いてリソグラフィとドライエッチングによりゲート用配線を形成する。これにより、nMOS領域にはn型ポリシリコン、pMOS領域にはp型ポリシリコンのゲートを形成することができる。
次に、基体平面に斜めのイオン注入により、長尺半導体層の側面から不純物を導入してエクステンションドープ領域を形成する。その際、リソグラフィを利用して、nMOS領域にはn型不純物(燐、砒素など)、pMOS領域にはp型不純物(ホウ素など)を導入する。エクステンションドープ領域を形成するイオン注入と相前後して、エクステンションドープ領域と逆導電型の不純物をイオン注入するハロー注入を実施してもよい。
このときの状態を図11に示す。図11(a)は平面図、図11(b)はC−C'線断面図、図11(c)はA−A'線断面図、図11(d)はB−B'線断面図である。図11(b)〜(d)において左右両側の縦方向の破線はセル単位境界を示す。図中の符号512、513、522、523、533はゲート用配線、符号506はエクステンションドープ領域を示す。
次に、全面に絶縁膜を堆積し、次いで異方性エッチングによりエッチバックを行って側壁絶縁膜を形成する。このとき、キャップ絶縁膜504もエッチング除去して側壁絶縁膜下以外の半導体層上面を露出させる。
次に、基体平面に垂直にイオン注入を行ってソース/ドレイン拡散領域を形成する。その際、リソグラフィを利用して、nMOS領域にはn型不純物(燐、砒素など)、pMOS領域にはp型不純物(ホウ素など)を導入する。このソース/ドレイン拡散領域と重ならないエクステンションドープ領域はエクステンション領域となり、いわゆるLDD(Lightly Doped Drain)構造が形成される。
このときの状態を図12に示す。図12(a)は平面図、図12(b)はC−C'線断面図、図12(c)はA−A'線断面図、図12(d)はB−B'線断面図である。図12(b)〜(d)において左右両側の縦方向の破線はセル単位境界を示す。図中の符号508は側壁絶縁膜、506はエクステンション領域、507はソース/ドレイン拡散領域を示す。なお、図12(a)における側壁絶縁膜508は半導体突起領域と重なる部分のみ示す。
次に、いわゆるサリサイド法を用いて、ソース/ドレイン拡散領域上およびゲート用配線(ゲート電極)上にニッケルシリサイド等のシリサイド層509を形成する。その後、層間絶縁膜の形成工程、コンタクトプラグの形成工程および配線の形成工程の一連の工程を2回以上行って、所定のSRAM構造を得ることができる。このときの状態を前述した図6〜図7に示す。なお、これらの図中では、上層配線を一層分のみ示しているが、実際は層間絶縁膜を介して縦横に立体交差した複数層からなる。
〔半導体層パターンのその他の例〕
図13aに、図9(a)に対応する半導体層パターンのその他の例を示す。図9(a)では一つのSRAMセル単位に相当する領域を示しているが、図13aでは縦横それぞれ2列の合計4つのSRAMセル単位に相当する領域を示している。図中の点線はセル単位境界を示す。斜線で示されるパターンで覆われている部分が除去工程で除去される。ドット部の半導体層パターンが次の除去工程後に残される部分である。
図13aに、図9(a)に対応する半導体層パターンのその他の例を示す。図9(a)では一つのSRAMセル単位に相当する領域を示しているが、図13aでは縦横それぞれ2列の合計4つのSRAMセル単位に相当する領域を示している。図中の点線はセル単位境界を示す。斜線で示されるパターンで覆われている部分が除去工程で除去される。ドット部の半導体層パターンが次の除去工程後に残される部分である。
図13aに示す半導体層パターンでは、駆動トランジスタを構成する長尺半導体層と負荷トランジスタを構成する長尺半導体層との間の2本の長尺半導体層が除去され、その結果、駆動トランジスタを構成する長尺半導体層の中心線と、負荷トランジスタを構成する長尺半導体層の中心線との間が最小間隔Rminの3倍となる。また、第2方向(図中の左右方向)に隣接する単位領域間において、互いに隣接するアクセストランジスタを構成する長尺半導体層間の1本の長尺半導体層が除去され、その結果、互いに隣接するアクセストランジスタを構成する長尺半導体層の中心線間の距離が最小間隔Rminの2倍となる。
図13bに示す半導体層パターンでは、駆動トランジスタを構成する長尺半導体層と負荷トランジスタを構成する長尺半導体層との間の2本の長尺半導体層が除去され、その結果、駆動トランジスタを構成する長尺半導体層の中心線と、負荷トランジスタを構成する長尺半導体層の中心線との間が最小間隔Rminの3倍となる。また、第2方向(図中の左右方向)に隣接する単位領域間において、互いに隣接するアクセストランジスタを構成する長尺半導体層間の1本の長尺半導体層が除去され、その結果、互いに隣接するアクセストランジスタを構成する長尺半導体層の中心線間の距離が最小間隔Rminの2倍となる。
図13aに示す半導体層パターンに示すように、斜線で示されるパターンに覆われた領域の半導体層の本数は適宜変更することが可能であり、このように半導体層の本数を調整することにより、隣接する駆動トランジスタと負荷トランジスタの中心線間の距離、アクセストランジスタと駆動トランジスタの中心線間の距離、隣接する単位領域間において互いに隣接するアクセストランジスタを構成する半導体層の中心線間の距離が最小間隔Rminの整数倍となる。
また、他の変形例として、一つのFIN型トランジスタが複数の突起半導体を有するマルチ構造を有するFIN型FETを用いてSRAMセルを構成することもできる。例えば駆動トランジスタ、負荷トランジスタ及びアクセストランジスタがそれぞれ二つの突起半導体層を有する構成としてもよいし、3つの突起半導体を有する構成としてもよい。このような構成は前述の製造方法と同様なプロセスで形成することができる。
また、図13bに示す半導体パターンでは、第1方向の長尺半導体層と交差する第2方向のパターンを有さず、SRAM形成領域の全体にわたって長尺半導体層が等間隔に配置された縞状パターンのみで構成される。図13bは半導体層の除去領域を示すパターン(斜線部分)を重ねて示したものであり、半導体層パターンの不要な部分を除去して、図13cに示す半導体層パターンを形成した後、前述の製造方法と同様なプロセスを経て図13dに示すSRAM構造を形成することができる。
図13dに示すSRAM構造において、符号801は駆動トランジスタD2のドレインと負荷トランジスタL2のドレインを接続する埋め込み導体配線を示し、符号802は駆動トランジスタD1のドレインと負荷トランジスタL1のドレインを接続する埋め込み導体配線を示す。これらの埋め込み導体配線は上層配線と接続され、蓄積ノードのコンタクトプラグの役割も果たす。これらの埋め込み導体配線は、層間絶縁膜に第2方向に沿って溝状に開口部を設け、互いに接続しようとする半導体層をこの開口部内で露出させ、この開口部内に導電材料を埋め込むことにより形成することができる。
〔その他のSRAM素子構造例〕
図14に、SRAMセル単位の他の素子構造を示す。図14(a)は平面図、図14(b)はC−C'線断面図、図14(c)はA−A'線断面図、図14(d)はB−B'線断面図である。なお、図14(a)においては側壁絶縁膜を省略し、図14(b)〜(d)において左右両側の縦方向の破線はセル単位境界を示す。
図14に、SRAMセル単位の他の素子構造を示す。図14(a)は平面図、図14(b)はC−C'線断面図、図14(c)はA−A'線断面図、図14(d)はB−B'線断面図である。なお、図14(a)においては側壁絶縁膜を省略し、図14(b)〜(d)において左右両側の縦方向の破線はセル単位境界を示す。
本実施形態では、SOI基板に代えてバルク半導体基板が用いられ、FIN型FETの突起半導体層がこの半導体基板の一部で構成され、その半導体基板上に設けられた分離絶縁膜表面から上方へ突起している。また、駆動トランジスタのドレインを構成する半導体層部分と負荷トランジスタのドレインを構成する半導体層部分が分離し、それぞれの半導体層部分に蓄積ノードコンタクトが接続されている。以上の点を除いて、前述の図6及び図7に示すSRAM構造と同様な構造を有する。
本実施形態における半導体層パターン703は、図14(b)〜(c)に示されるようにバルク半導体基板701と一体に形成され、その一部で構成されている。この半導体層パターン703は、半導体基板701上に設けられた分離絶縁膜702表面から上方へ突起し、その突起部分の周囲はその分離絶縁膜で囲まれている。すなわち、この突起した半導体層パターン以外の半導体基板上には分離絶縁膜702が設けられている。この半導体層パターン及び分離絶縁膜下の半導体基板領域には、nMOS領域ではPウェル、pMOS領域ではNウェルが設けられている。
本実施形態における蓄積ノードのコンタクト構造は、図14(a)に示すように、駆動トランジスタのドレインを構成する半導体層(n型)および負荷トランジスタのドレインを構成する半導体層(p型)のそれぞれにコンタクトプラグ704を接続し、これらのコンタクトプラグ704間を上層配線で接続する。前述の図6及び図7に示すように半導体層にpn接合部を形成して両ドレイン間を直接結合すると、突起半導体層の拡散領域と下層のウェルとが短絡する。そのため、本実施形態では、ドレインを構成するn型半導体層とp型半導体層を分離絶縁膜702により互いに分離し、この分離された両半導体層間を各半導体層に接続するコンタクトプラグ704を介して上層配線により接続している。
上記の構成は、例えば次のようにして製造することができる。
所定の領域にPウェル及びNウェルが設けられた半導体基板、例えばシリコン基板を用意する。必要に応じて、このシリコン基板にチャネル領域形成のためのイオン注入を行った後に、全面にキャップ絶縁膜を形成する。
次に、フォトリソグラフィとドライエッチングにより、シリコン基板とその上に形成されたキャップ絶縁膜をパターニングして、長尺半導体層が等間隔に配置された縞状パターン部分を有する半導体層パターンを形成する。このときの状態を図15(a)及び(b)に示す。図15(a)は平面図、図15(b)はA−A'線断面図である。図15(a)中の斜線で囲まれた領域は、後の工程において半導体層パターンを除去する領域を示す。
次に、半導体層パターンの不要な部分をリソグラフィとドライエッチングにより除去する。このときの状態を図15(c)のA−A'線断面図に示す。
次に、残された半導体層パターンが埋め込まれるように全面に絶縁膜を堆積し、CMP(化学的機械的研磨)により絶縁膜表面の平坦化を行う。続いて、この絶縁膜をエッチバックして、半導体層パターン703の上部を露出させ、その半導体層パターン周囲に分離絶縁膜702を形成する。このときの状態を図16(d)のA−A'線断面図に示す。
以降の工程は、蓄積ノードのコンタクト構造に係る工程を除き、前述の方法と同様な方法により本実施形態のSRAM構造を作製することができる。
Claims (22)
- 一対の第1及び第2駆動トランジスタと一対の第1及び第2負荷トランジスタから成るデータ保持部、一対の第1及び第2アクセストランジスタから成るデータ書込み部、第3アクセストランジスタと第3駆動トランジスタから成るデータ読出し部を備えたSRAMセル単位を有する半導体装置であって、
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、
前記半導体層はそれぞれ、その長手方向が第1方向に沿って設けられ、
第1方向に隣接するSRAMセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第1方向に沿った中心線上に他方のトランジスタの半導体層が配置されていることを特徴とする半導体装置。 - 一対の第1及び第2駆動トランジスタと一対の第1及び第2負荷トランジスタから成るデータ保持部、一対の第1及び第2アクセストランジスタから成るデータ書込み部、第3アクセストランジスタと第3駆動トランジスタから成るデータ読出し部を備えたSRAMセル単位を有する半導体装置であって、
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、
前記半導体層はそれぞれ、その長手方向が第1方向に沿って設けられ、且つこれら半導体層の第1方向に沿った中心線同士の間隔がこれらの間隔の内の最小間隔の整数倍となるように配置され、
これらの半導体層は、互いに等しい基体平面に平行かつ第1方向に垂直な第2方向の幅を有し、
第1方向に隣接するSRAMセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第1方向に沿った中心線上に他方のトランジスタの半導体層が配置されていることを特徴とする半導体装置。 - 前記SRAMセル単位内において、
第1駆動トランジスタは、第1アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、第2駆動トランジスタは、第2アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、
第1負荷トランジスタは、第1駆動トランジスタの半導体層と隣接する半導体層を有し、第2負荷トランジスタは、第2駆動トランジスタの半導体層と隣接する半導体層を有し、
第1負荷トランジスタ及び第2負荷トランジスタは、当該第1負荷トランジスタの半導体層の中心線と当該第2負荷トランジスタの半導体層の中心線との間隔が前記最小間隔を有するように配置されている請求項2に記載の半導体装置。 - 前記SRAMセル単位内において、
第1負荷トランジスタは、第1アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、第2負荷トランジスタは、第2アクセストランジスタの半導体層の第1方向に沿った中心線上に配置された半導体層を有し、
第1駆動トランジスタは、第1負荷トランジスタの半導体層と隣接する半導体層を有し、第2駆動トランジスタは、第2負荷トランジスタの半導体層と隣接する半導体層を有し、
第1駆動トランジスタ及び第2駆動トランジスタは、当該第1駆動トランジスタの半導体層の中心線と当該第2駆動トランジスタの半導体層の中心線との間隔が前記最小間隔を有するように配置されている請求項2に記載の半導体装置。 - 互いに隣接する第1駆動トランジスタの半導体層と第1負荷トランジスタの半導体層との第1方向に沿った中心線同士の間隔、および互いに隣接する第2駆動トランジスタの半導体層と第2負荷トランジスタの半導体層との第1方向に沿った中心線同士の間隔が、それぞれ、前記最小間隔の少なくとも2倍である請求項2、3又は4に記載の半導体装置。
- 第2方向に隣接するSRAMセル単位間において一方のSRAMセル単位のアクセストランジスタと他方のSRAMセル単位のアクセストランジスタが互いに隣接するように配置され、一方のアクセストランジスタの半導体層の第1方向に沿った中心線と他方のアクセストランジスタの半導体層の第1方向に沿った中心線との間隔が、前記最小間隔の少なくとも2倍である請求項2〜5のいずれかに記載の半導体装置。
- 前記SRAMセル単位内の前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成されている請求項2〜6のいずれかに記載の半導体装置。
- 前記SRAMセル単位内において、第1駆動トランジスタは、第1アクセストランジスタの半導体層および第1負荷トランジスタの半導体層と一体に形成された半導体層を有し、第2駆動トランジスタは、第2アクセストランジスタの半導体層および第2負荷トランジスタの半導体層と一体に形成された半導体層を有する請求項7に記載の半導体装置。
- 前記SRAMセル単位内において、前記絶縁層上に、第1駆動トランジスタの半導体層、第1負荷トランジスタの半導体層及び第1アクセストランジスタの半導体層と一体に形成され、第1導電型の領域と第2導電型の領域との接合部を有する第1半導体層領域、ならびに第2駆動トランジスタの半導体層、第2負荷トランジスタの半導体層及び第2アクセストランジスタの半導体層と一体に形成され、第1導電型の領域と第2導電型の領域との接合部を有する第2半導体層領域を有し、
第1駆動トランジスタのドレイン領域と第1負荷トランジスタのドレイン領域に接続する第1ノードコンタクトが前記第1半導体層領域上に接続し、第2駆動トランジスタのドレイン領域と第2負荷トランジスタのドレイン領域に接続する第2ノードコンタクトが前記第2半導体層領域上に接続している請求項7に記載の半導体装置。 - 前記SRAMセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
第1駆動トランジスタは、第1アクセストランジスタの半導体層および第1負荷トランジスタの半導体層と一体に形成された半導体層を有し、第2駆動トランジスタは、第2アクセストランジスタの半導体層および第2負荷トランジスタの半導体層と一体に形成された半導体層を有する請求項1に記載の半導体装置。 - 前記SRAMセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
前記絶縁層上に、第1駆動トランジスタの半導体層、第1負荷トランジスタの半導体層及び第1アクセストランジスタの半導体層と一体に形成され、第1導電型の領域と第2導電型の領域との接合部を有する第1半導体層領域、ならびに第2駆動トランジスタの半導体層、第2負荷トランジスタの半導体層及び第2アクセストランジスタの半導体層と一体に形成され、第1導電型の領域と第2導電型の領域と接合部を有する第2半導体層領域を有し、
第1駆動トランジスタのドレイン領域と第1負荷トランジスタのドレイン領域に接続する第1ノードコンタクトが第1半導体層領域上に接続し、第2駆動トランジスタのドレイン領域と第2負荷トランジスタのドレイン領域に接続する第2ノードコンタクトが第2半導体層領域上に接続している請求項1に記載の半導体装置。 - 前記SRAMセル単位内の前記トランジスタを構成する半導体層はそれぞれ、半導体基板の一部で構成され、この半導体基板上に設けられた分離絶縁膜の上面に対して突起している請求項1〜6のいずれかに記載の半導体装置。
- 前記SRAMセル単位内において、
第1駆動トランジスタのゲート電極と第1負荷トランジスタのゲート電極と第3駆動トランジスタのゲート電極は、第1方向に垂直な第2方向に沿った第1配線で構成され、第2駆動トランジスタのゲート電極と第2負荷トランジスタのゲート電極は、第2方向に沿った第2配線で構成され、
第1アクセストランジスタのゲート電極は、第2配線の第2方向に沿った中心線上に配置された第3配線で構成され、第2アクセストランジスタのゲート電極は、第1配線の第2方向に沿った中心線上に配置された第4配線で構成されている請求項1〜12のいずれかに記載の半導体装置。 - 第1駆動トランジスタのソース領域に接続するグランド線コンタクト、第1負荷トランジスタのソース領域に接続する電源線コンタクト及び第2アクセストランジスタのソース/ドレイン領域に接続するビット線コンタクトが、第2方向に沿った一方のセル単位境界の1ライン上に配置され、
第2駆動トランジスタのソース領域に接続するグランド線コンタクト、第2負荷トランジスタのソース領域に接続する電源線コンタクト及び第1アクセストランジスタのソース/ドレイン領域に接続するビット線コンタクトが、第2方向に沿った他方のセル単位境界の1ライン上に配置されている請求項1〜13のいずれかに記載の半導体装置。 - グランド線コンタクト、電源線コンタクト及びビット線コンタクトはそれぞれ、ゲート電極下の半導体層の第2方向の幅より広い第2方向の幅を有し且つ当該半導体層と一体に形成されたパッド半導体層上に接続されている請求項1〜14のいずれかに記載の半導体装置。
- 隣接するSRAMセル単位同士がセル単位境界を対称軸とする鏡像関係にある請求項1〜15のいずれかに記載の半導体装置。
- 一対の第1及び第2駆動トランジスタと一対の第1及び第2負荷トランジスタから成るデータ保持部、一対の第1及び第2アクセストランジスタから成るデータ書込み部、第3アクセストランジスタと第3駆動トランジスタから成るデータ読出し部を備えたSRAMセル単位を有し、前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有する半導体装置の製造方法であって、
半導体層をパターニングして、第1方向に延在し、第1方向に垂直な第2方向の幅が互いに等しい長尺半導体層が等間隔に配置された縞状パターンを有する半導体層パターンを形成する工程と、
前記縞状パターンの一部を除去する工程と、
残された長尺半導体層の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングして前記長尺半導体層を跨ぐようにその上部から相対する両側面上に第2方向に沿って延在するゲート電極を形成する工程と、
前記長尺半導体層に不純物を導入してソース/ドレイン領域を形成する工程を有する半導体装置の製造方法。 - 前記半導体層パターンは、SRAMセル単位境界に対応する矩形単位境界の四辺のそれぞれを対称軸とする線対称となるように形成される請求項17記載の半導体装置の製造方法。
- 前記半導体層パターンの形成工程において、前記長尺半導体層と交差する、当該長尺半導体層の第2方向の幅より広い第1方向の幅を持つ帯状パターンを形成し、
前記縞状パターンの一部を除去する工程において、この帯状パターンの一部も除去して、前記長尺半導体層の第2方向の幅より広い第2方向の幅を有するパッド半導体層を形成し、このパッド半導体層上に上層配線とのコンタクトを接続する請求項17又は18記載の半導体装置の製造方法。 - 前記半導体層上にキャップ絶縁層を形成する工程をさらに有し、前記半導体層および前記キャップ絶縁層をパターニングして、上層にキャップ絶縁層が設けられた前記半導体層パターンを形成する請求項17、18又は19記載の半導体装置の製造方法。
- 下地絶縁層上に設けられた半導体層をパターニングして当該下地絶縁層上に設けられた前記半導体層パターンを形成する請求項17〜20のいずれかに記載の半導体装置の製造方法。
- 前記半導体層として半導体基板をパターニングして前記半導体層パターンを形成した後、当該半導体基板上に分離絶縁層を設ける工程と、この分離絶縁層の上面側部分を除去して、残された分離絶縁膜上面から上方に突起するように前記半導体層パターンを露出させる工程をさらに有する請求項17〜20のいずれかに記載の半導体装置の製造方法。
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