TW201906137A - 具有縮小的接觸尺寸之半導體裝置及其製造方法 - Google Patents

具有縮小的接觸尺寸之半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201906137A
TW201906137A TW106134397A TW106134397A TW201906137A TW 201906137 A TW201906137 A TW 201906137A TW 106134397 A TW106134397 A TW 106134397A TW 106134397 A TW106134397 A TW 106134397A TW 201906137 A TW201906137 A TW 201906137A
Authority
TW
Taiwan
Prior art keywords
contact
size
gate
gate structure
vss
Prior art date
Application number
TW106134397A
Other languages
English (en)
Other versions
TWI636553B (zh
Inventor
黃詩涵
謝志宏
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI636553B publication Critical patent/TWI636553B/zh
Publication of TW201906137A publication Critical patent/TW201906137A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Semiconductor Memories (AREA)

Abstract

靜態隨機存取記憶體單元包含第一閘極和第二閘極，其每一者於第一方向上延伸。第一間隔在第一方向上隔開第一閘極和第二閘極。靜態隨機存取記憶體單元包含於第一方向上延伸的Vcc接觸。第二間隔在垂直於第一方向的第二方向上，分開Vcc接觸和第一閘極。Vcc接觸並沒有區段在第一方向上與第一間隔重疊。靜態隨機存取記憶體單元包含於第一方向上延伸的Vss接觸。第三間隔在第二方向上隔開Vss接觸和第一閘極。Vss接觸的區段設為與第一間隔相鄰。在第二方向上，Vss接觸小於Vcc接觸。

Description

具有縮小的接觸尺寸之半導體裝置及其製造方法
本揭露提供一種半導體裝置及其製造方法，且特別是提供一種如靜態隨機存取記憶體單元之半導體裝置及其製造方法，其中此半導體裝置具有縮小的接觸尺寸。
在深度次微米積體電路科技中，鑲嵌式靜態隨機存取記憶體(Static Random Access Memory；SRAM)裝置變成受歡迎之高速連通、影像處理及系統單晶片(System-on-Chip；SOC)的儲存單元產品。增加微處理器和系統單晶片中的鑲嵌式靜態隨機存取記憶體的數量，以達到每個新的科技世代中的效能需求。因為矽科技從一個世代到下個世代持續縮放尺寸，在微小幾何尺寸的大塊平面電晶體中的固有臨界電壓變化的影響，降低互補式金屬氧化物半導體靜態隨機存取記憶體單元靜態雜訊容限(Static Noise Margin；SNM)。因漸小的電晶體幾何造成的靜態雜訊容限的減少是不樂見的。當Vcc調整至較低的電壓，靜態雜訊 容限會進一步降低。
為了解決靜態隨機存取記憶體的問題並改善單元縮減可行性，鰭狀場效電晶體(FinFET)裝置常做為一些應用。鰭狀場效電晶體提供速度和裝置穩定性。鰭狀場效電晶體具有與頂表面和相對的側壁相關的通道(稱為鰭通道)。額外的側壁裝置寬度(Ion效能)及較佳的短通道控制(次臨界漏電流(sub-threshold leakage))帶來許多優點。因此，預期鰭狀場效電晶體依據閘極長度縮放和固有臨界電壓變動會具有優勢。然而，現存的鰭狀場效電晶體靜態隨機存取記憶體裝置仍具有缺點，例如與在閘極末端位置的非預定變異相關的缺點，上述非預定變異可降低閘極/接觸隔離並對鰭狀場效電晶體靜態隨機存取記憶體的效能及/或信賴度有負面影響。
因此，雖然現存的鰭狀場效電晶體靜態隨機存取記憶體裝置已逐漸符合它們所欲達到的目的，但它們還無法完全滿足每個層面。
本揭露的一個態樣是有關於一種半導體裝置。所述半導體裝置包括於第一方向上延伸的延伸式閘極結構。延伸式閘極結構具有第一末端部分、第二末端部分，及設於第一末端部分和第二末端部分之間第三部分。半導體裝置包括於第一方向上延伸的第一導電接觸。第一導電接觸設置為與延伸式閘極結構的第三部分相鄰。第一導電接觸具有 在第一方向上測量的第一尺寸及在垂直於第一方向的第二方向上測量的第二尺寸。半導體裝置包括於第一方向上延伸的第二導電接觸。第二導電接觸設置為與延伸式閘極結構的第一末端部分相鄰。第二導電接觸具有在第一方向上測量的第三尺寸，及在第二方向上測量的第四尺寸。第一尺寸小於第三尺寸。第二尺寸大於第四尺寸。在頂視圖中，第一鰭狀結構與延伸式閘極結構和第一導電接觸相交。在頂視圖中，第二鰭狀結構與延伸式閘極結構和第二導電接觸相交。第一鰭狀結構和第二鰭狀結構的每一者於第二方向上延伸。第一鰭狀結構與第二鰭狀結構在第一方向上隔開。
本揭露的另一個態樣是有關於一種靜態隨機存取記憶體單元。靜態隨機存取記憶體單元包含第一閘極和第二閘極，其每一者於第一方向上延伸。第一間隔在第一方向上隔開第一閘極和第二閘極。靜態隨機存取記憶體單元包含於第一方向上延伸的Vcc接觸。第二間隔在垂直於第一方向的第二方向上，分開Vcc接觸和第一閘極。Vcc接觸並沒有區段在第一方向上與第一間隔重疊。靜態隨機存取記憶體單元包含於第一方向上延伸的Vss接觸。第三間隔在第二方向上隔開Vss接觸和第一閘極。Vss接觸的區段設為與第一間隔相鄰。在第二方向上，Vss接觸小於Vcc接觸。
本揭露的又一個態樣是有關於一種方法。首先，接收電路的佈局設計。此電路包括：於第一方向上(Y方向)延伸的延伸式閘極結構、於第一方向上延伸的第一導電接觸，及於第一方向上延伸的第二導電接觸。延伸式閘極 結構的末端部分位於與第二導電接觸相近但不與第一導電接觸相近。接著，修正此佈局設計。修正的操作包含縮減在垂直於第一方向的第二方向上的第二導電接觸。
50‧‧‧鰭狀場效電晶體裝置
60‧‧‧閘極
60A‧‧‧閘極電極元件
60B‧‧‧閘極介電元件
70‧‧‧源極
80‧‧‧汲極
90‧‧‧單埠靜態隨機存取記憶體單元
100‧‧‧靜態隨機存取記憶體單元
110、111、112、113、114、115、311、312、313、314、411、412、413、414‧‧‧鰭線
120、121、122、123、124、125、126、127、320、321、322、324、325、420、421、422、424、425‧‧‧閘極結構
121A、121B、133B、133C‧‧‧末端部分
121C‧‧‧非末端部分
130、131、132、133、134、135、136、137、138、139、140、141、331、332、333、335、336、338、339、340、431、432、433、435、436、438、439、440‧‧‧接觸
133A、135A‧‧‧非末端區段
150、151、160、161、170、171、180、181、190、191、370、371、470、471‧‧‧尺寸
200、201、202、203、210、220、230、240、250、260、270‧‧‧間隔
300‧‧‧原本的1-位元靜態隨機存取記憶體單元佈局設計
400‧‧‧修正後的1-位元靜態隨機存取記憶體單元佈局設計
900‧‧‧方法
910、920‧‧‧操作
Wfin‧‧‧鰭寬
tox‧‧‧厚度
LG‧‧‧閘極長度
X、Y、Z‧‧‧方向
BL‧‧‧位元線
BLB‧‧‧互補式位元線
Vcc‧‧‧電源電壓
Vss‧‧‧電壓
PD1、PD2‧‧‧下拉電晶體
PU1、PU2‧‧‧上拉電晶體
PG1、PG2‧‧‧通道閘電晶體
WL‧‧‧字元線
SN1‧‧‧第一儲存節點
SNB1‧‧‧互補式第一儲存節點
藉由以下詳細說明並配合圖式閱讀，可更容易理解本揭露。在此強調的是，按照產業界的標準做法，各種特徵並未按比例繪製，僅為說明之用。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。也需強調的是，所附圖式僅繪示本揭露典型的實施例，因此並非用以限制範圍，故本揭露可同等地應用於其他實施例。
[圖1]繪示根據本揭露的一個實施例之示範的鰭狀場效電晶體裝置的立體圖；[圖2]繪示根據本揭露的一個實施例之1-位元靜態隨機存取記憶體單元的電路示意圖；[圖3]繪示根據本揭露的一個實施例之1-位元靜態隨機存取記憶體單元的頂視圖；[圖4]繪示根據本揭露的一個實施例之實際製造的靜態隨機存取記憶體單元的導電接觸之例子；[圖5]繪示根據本揭露的一個實施例之原始的1-位元靜態隨機存取記憶體單元佈局設計及基於該原始者之修改後的1-位元靜態隨機存取記憶體單元佈局設計；及[圖6]繪示根據本揭露的一個實施例之方法的流程圖。
下面的揭露提供了許多不同的實施例或例示，用於實現本揭露的不同特徵。部件和安排的具體實例描述如下，以簡化本揭露之揭露。當然，這些是僅僅是例示並且不意在進行限制。例如，在接著的說明中敘述在第二特徵上方或上形成第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括一附加特徵可以形成第一特徵的形成第一和第二特徵之間的實施例，從而使得第一和第二特徵可以不直接接觸。此外，本公開可以在各種例示重複元件符號和/或字母。這種重複是為了簡化和清楚的目的，並不在本身決定所討論的各種實施例和/或配置之間的關係。
此外，空間相對術語，如「之下」、「下方」、「低於」、「上方」、「高於」等，在本文中可以用於簡單說明如圖中所示元件或特徵對另一元件(多個)或特徵(多個特徵)的關係。除了在圖式中描述的位向，空間相對術語意欲包含元件使用或步驟時的不同位向。元件可以其他方式定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空間描述，同樣可以相應地進行解釋。
本揭露是針對但不限於一種鰭狀場效電晶體(FinFET)裝置。鰭狀場效電晶體裝置可例如為互補式金屬氧化物半導體(CMOS)裝置，其包括P型金氧半(PMOS)鰭狀場效電晶體裝置和N型金氧半(NMOS)鰭狀場效電晶體裝置。下述揭露將會以一或多個鰭狀場效電晶體為例繪示本揭露的各種實施例。然而，需了解的是，本揭露之應用不應 限制於特定的裝置種類，除非特別聲明者。
使用鰭狀場效電晶體裝置的普及率在半導體工業中持續增加。請參考圖1，其繪示示範的鰭狀場效電晶體裝置50的立體圖。鰭狀場效電晶體裝置50為建立在基材(例如大塊基材)上的非平面多閘極電晶體。薄且含矽的鰭狀結構(此後簡稱為鰭)形成鰭狀場效電晶體裝置50的主體。如圖1所示，鰭沿X方向延伸。鰭具有沿垂直於X方向的Y方向測量的鰭寬Wfin。鰭狀場效電晶體裝置50的閘極60包圍此鰭，例如：圍繞此鰭的上表面和相對側的表面。因此，在垂直於X方向和Y方向的Z方向上，閘極60的一部分位於鰭的上方。
LG代表在X方向上測量的閘極60的長度(或寬度，依視角而定)。閘極60可包括閘極電極元件60A和閘極介電元件60B。閘極介電元件60B具有在Y方向上測量的厚度tox。閘極60的一部分位於如淺溝渠隔離的介電隔離結構的上方。鰭狀場效電晶體裝置50的源極70和汲極80形成在位於閘極60相對側之鰭的延伸部分中。鰭的一部分被閘極60包圍，此部分做為鰭狀場效電晶體裝置50的通道。鰭狀場效電晶體裝置50的有效通道長度由鰭的尺寸決定。
鰭狀場效電晶體裝置提供許多優於習知金氧半場效電晶體(MOSFET)裝置(也稱為平面電晶體裝置)的優點。此些優點可包括較佳的晶片面積效率、改善的載子遷移率，及製程與平面裝置的製程相容。因此，設計使用鰭狀場效電晶體裝置做為積體電路晶片的一部分或全部之積體電 路晶片是樂見的。
然而，習知的鰭狀場效電晶體裝置仍有缺點。例如：由於半導體特徵尺寸持續縮減，閘極輪廓的變異，特別是閘極的末端部分，可能造成非故意的閘極和鄰近導電接觸之間的橋接(Bridging)。在靜態隨機存取記憶體單元裝置中，此橋接可能做為閘極和Vss接觸或節點接觸之間的橋接顯現。根據本揭露的各種態樣，縮減Vss接觸和節點接觸的尺寸以減少橋接風險，以下將仔細討論。
圖2繪示單埠靜態隨機存取記憶體單元(例如1-位元靜態隨機存取記憶體單元)90的電路示意圖。單埠靜態隨機存取記憶體單元90包括上拉電晶體PU1、上拉電晶體PU2；下拉電晶體PD1、下拉電晶體PD2；及通道閘電晶體PG1、通道閘電晶體PG2。如電路示意圖所示，上拉電晶體PU1和上拉電晶體PU2為p型電晶體，如上述之p型鰭狀場效電晶體，且通道閘電晶體PG1、通道閘電晶體PG2、下拉電晶體PD1和下拉電晶體PD2為上述之n型鰭狀場效電晶體。
上拉電晶體PU1的汲極和下拉電晶體PD1的汲極耦合在一起，且上拉電晶體PU2的汲極和下拉電晶體PD2的汲極耦合在一起。上拉電晶體PU1和下拉電晶體PD1與上拉電晶體PU2和下拉電晶體PD2交叉耦合，以形成第一資料鎖存器(Data Latch)。上拉電晶體PU2的閘極和下拉電晶體PD2的閘極耦合在一起並耦合至上拉電晶體PU1的汲極和下拉電晶體PD1的汲極，以形成第一儲存節點SN1，以及 上拉電晶體PU1的閘極和下拉電晶體PD1的閘極耦合在一起並耦合至上拉電晶體PU2的汲極和下拉電晶體PD2的汲極，以形成互補式第一儲存節點SNB1。上拉電晶體PU1的源極和上拉電晶體PU2的源極耦合至電源電壓(power voltage)Vcc(也稱為Vdd)，以及下拉電晶體PD1的源極和下拉電晶體PD2的源極耦合至電壓Vss，在一些實施例中，電壓Vss可為電性接地。
第一資料鎖存器的第一儲存節點SN1透過通道閘電晶體PG1耦合至位元線BL，且互補式第一儲存節點SNB1透過通道閘電晶體PG2耦合至互補式位元線BLB。第一儲存節點SN1和互補式第一儲存節點SNB1為互補式節點，其常為相反邏輯位準(邏輯高或邏輯低)。通道閘電晶體PG1的閘極和通道閘電晶體PG2的閘極耦合至字元線WL。
圖3繪示根據本揭露的一個實施例的靜態隨機存取記憶體單元的片段頂視圖。靜態隨機存取記憶體單元包括複數個單元，如1-位元靜態隨機存取記憶體單元100(做為一個例子)，其電路示意圖係如圖2之電路示意圖90所示。靜態隨機存取記憶體單元100的元件繪示於圖3的頂視圖的虛線框中。
靜態隨機存取記憶體單元包括複數個鰭線110-115(也稱為主動區或氧化物定義(OD)區)。如圖3所示，四個鰭線111-114位於靜態隨機存取記憶體單元100中(或做為一部分)，且每個鰭線在X方向上延伸(也如圖1所示)。鰭線111-114含有半導體材料，如矽或矽鍺。在一些 實施例中，鰭線111和鰭線114為下拉電晶體的鰭線，而鰭線112和鰭線113為上拉電晶體的鰭線。
靜態隨機存取記憶體單元也包括複數個延伸式閘極結構(也稱為閘極線)120-127，每個延伸式閘極結構在Y方向上延伸(也如圖1所示)。延伸式閘極結構120-127的每一者以如上圖1所述的方式包圍一或多個鰭線110-115。二個連續的延伸式閘極結構121和124係完全設於靜態隨機存取記憶體單元100中。延伸式閘極結構120和延伸式閘極結構125的每一者也部分地延伸至靜態隨機存取記憶體單元100中。延伸式閘極結構120、延伸式閘極結構121、延伸式閘極結構124和延伸式閘極結構125及鰭線111-114共同形成至少6個電晶體裝置，例如：圖2所述之靜態隨機存取記憶體單元的PD1、PD2、PG1、PG2、PU1和PU2電晶體裝置。
複數個導電接觸130-141也繪示於圖3的頂視圖中。位元線(BL)接觸131、Vcc(也稱為Vdd)接觸132、Vss(也稱為接地)接觸133、節點接觸135、節點接觸136、Vss接觸138、Vcc接觸139，及位元線接觸140設置於(至少部分位於)靜態隨機存取記憶體單元100中。如圖3所示，位元線接觸131具有在Y方向測量的尺寸150及在X方向上測量的尺寸151，Vcc接觸132具有在Y方向上測量的尺寸160和在X方向上測量的尺寸161，Vss接觸133具有在Y方向上測量的尺寸170和在X方向上測量的尺寸171，節點接觸135具有在Y方向上測量的尺寸180和在X方向上測量的 尺寸181，及節點接觸136具有在Y方向上測量的尺寸190和在X方向上測量的尺寸191。
在一些實施例中，位元線接觸131的尺寸150小於約100奈米(nm)。尺寸150也小於Vss接觸133的尺寸170，及小於節點接觸135的尺寸180。在一些實施例中，尺寸150和尺寸170之間的比值小於約0.5，且尺寸150和尺寸180之間的比值小於約0.7。為了靜態隨機存取記憶體單元的設計和效能，最佳化此些比值。
在一些實施例中，Vcc接觸132的尺寸160小於約40奈米。尺寸160也小於Vss接觸133的尺寸170，及小於節點接觸135的尺寸180。在一些實施例中，尺寸160和尺寸170之間的比值小於約0.4，且尺寸160和尺寸180之間的比值小於約0.6。為了靜態隨機存取記憶體單元的設計和效能，最佳化此些比值。
在一些實施例中，位元線接觸131的尺寸151大於Vss接觸133的尺寸171，及大於節點接觸135的尺寸181。在一些實施例中，尺寸151比尺寸171大至少約0.5奈米，及尺寸151比尺寸181大至少約0.5奈米。在一些實施例中，Vcc接觸132的尺寸161大於Vss接觸133的尺寸171，及大於節點接觸135的尺寸181。在一些實施例中，尺寸161比尺寸171大至少約0.5奈米，及尺寸161比尺寸181大至少約0.5奈米。Vss接觸133的尺寸171也可小於節點接觸135的尺寸181。在一些實施例中，尺寸171比尺寸181小至少約0.1奈米。以下將詳細說明特定配置之此些尺寸範圍，以 減少非預定的閘極至接觸的橋接(Gate-to-Contact Bridging)。
如圖3所示，閘極線120、閘極線121和閘極線122在X方向上實質彼此對齊，及閘極線123、閘極線124和閘極線125在X方向上實質彼此對齊。在Y方向上閘極結構120和閘極結構121被間隔200分開，在Y方向上閘極結構121和閘極結構122被間隔201分開，及在Y方向上閘極結構124和閘極結構125被間隔202分開。在X方向上閘極結構121和Vcc接觸132被間隔210隔開，在X方向閘極結構121和Vss接觸133被間隔220隔開，在X方向閘極結構120和位元線接觸131被間隔230隔開，在X方向閘極結構121和節點接觸135被間隔240隔開，在X方向閘極結構124和節點接觸135被間隔250隔開，在X方向閘極結構124和節點接觸136被間隔260隔開，及在X方向閘極結構121和節點接觸136被間隔270隔開。
如上述，本揭露的一個態樣涉及減少非預定的接觸和閘極的橋接的可能性。更詳細而言，由於製程控制的限制，閘極結構120-125的尺寸可能改變。例如：從一裝置到另一裝置，閘極結構120-125的寬度(在X方向上測量)可能會改變。此閘極寬度變化在閘極結構的末端部分甚至可能更顯著或重大。使用閘極結構121為例，其具有二個相對的末端部分121A和末端部分121B，此些末端部分由非末端部分121C接合在一起。在一些實施例中，末端部分121A或末端部分121B可各自具有閘極結構121整體長度約0%至 20%的長度(從端點開始朝閘極結構121的中心向內延伸的Y方向上測量)。在其他實施例中，此長度的量可為約0%至10%。由於製程控制限制，在閘極結構121的末端部分121A或末端部分121B處之寬度變化(在X方向上)可能更顯著。
如圖3所示，閘極結構121的末端部分121A位於與Vss接觸133的非末端區段133A相鄰，且末端部分121B位於與節點接觸135的非末端區段135A相鄰。在一些實施例中，區段133A可視為從Vss接觸133的中心算起(沿Y方向之中心的任一側)，佔Vss接觸133總長度40%(例如尺寸170)以內的Vss接觸133之任何部分。同樣的，在一些實施例中，區段135A可視為從節點接觸135的中心算起(沿Y方向之中心的任一側)，佔節點接觸135總長度40%(例如尺寸180)以內的節點接觸135之任何部分。在Y方向上，區段135A可與間隔200重疊(但不接觸)。換言之，區段135A設置為與閘極結構120-121的末端部分相鄰或相近。也可說區段135A設為與間隔200相鄰。
當閘極結構121的末端部分121A和末端部分121B的寬度因為製程控制限制而增加，閘極至接觸橋接風險增加，且在閘極結構的末端部分設置為與導電接觸的非末端部分相近或相鄰的靜態隨機存取記憶體單元之位置時，此些橋接風險更高。換言之，橋接很可能發生在相鄰之閘極結構間的間隔與導電接觸的非末端區域重疊之區域，例如：在Y方向上間隔200與節點接觸135的非末端部分重疊(例如設置為相鄰但不接觸)處，或在Y方向上間隔201與Vss接觸 133的非末端部分重疊(例如設置為相鄰但不接觸)處，或在Y方向上間隔202和節點接觸136的非末端部分重疊(例如設置為相鄰但不接觸)處，或在Y方向上間隔203和Vss接觸138的非末端部分重疊(例如設置為相鄰但不接觸)處。
具體而言，末端部分121A可能有與Vss接觸133的中間區段133A橋接的風險，及末端部分121B可能有與節點接觸135的中間區段135A橋接的風險。相似地，閘極結構120的末端部分有可能與節點接觸135橋接，閘極結構122的末端部分有可能與Vss接觸133橋接，閘極結構124的末端部分有可能與Vss接觸138橋接，及閘極結構124和閘極結構125的末端部分有可能與節點接觸136橋接。
閘極至接觸橋接是不樂見的，因為它可能降低靜態隨機存取記憶體單元的效能和信賴度，或甚至可能造成靜態隨機存取記憶體單元的缺陷。不幸的是，習知的靜態隨機存取記憶體單元設計和製造並未適當將上述問題列入考量或提供令人滿意的解決方法。然而，根據本揭露的許多態樣，Vss接觸133/Vss接觸138和節點接觸135/節點接觸136(可能有橋接風險處)在X方向上被縮減，以降低此些接觸與相鄰之閘極結構橋接的可能性。
例如：相較於位元線接觸131的尺寸151或Vcc接觸132的尺寸161，Vss接觸133的尺寸171是減少的。在一些實施例中，尺寸151和尺寸161每一者都比尺寸171大至少0.5奈米。因為Vss接觸133減少的尺寸171，Vss接觸133和閘極結構121之間的間隔220也大於Vcc接觸132和 閘極結構121之間的間隔210(或大於位元線接觸131和閘極結構120之間的間隔230)。在一些實施例中，間隔220比間隔210或間隔230大至少約0.2奈米。
較小的尺寸171(或相反地，較大的間隔220)提供閘極結構121的輪廓變化的較大容忍度。就算因為製程控制瑕疵而造成閘極結構的末端部分121A擴大，末端部分121A仍不會變成和Vss接觸133直接接觸，因為縮減的Vss接觸133的邊界實際上位在遠離閘極結構121的末端部分121A處。同樣地，縮減的Vss接觸133與閘極結構122的橋接風險也降低。需了解的是，Vss接觸138也依照類似於Vss接觸133的方式縮減，在這樣的情況下，Vss接觸138與閘極結構123/閘極結構124的橋接風險較低。
關於節點接觸135/節點接觸136，相較於位元線接觸131的尺寸151或Vcc接觸132的尺寸161，節點接觸135-136各自的尺寸181和尺寸191是減少的。在一些實施例中，尺寸151和尺寸161每一者都比尺寸181或尺寸191大至少0.5奈米。因為節點接觸135之減少的尺寸181，節點接觸135和閘極結構121之間的間隔240也大於Vcc接觸132和閘極結構121之間的間隔210(或大於位元線接觸131和閘極結構120之間的間隔230)。在一些實施例中，間隔240比間隔210或間隔230大至少約0.1奈米。
關於節點接觸136，因為節點接觸136減少的尺寸191，節點接觸136和閘極結構124之間的間隔260也大於Vcc接觸132和閘極結構121之間的間隔210(或大於位元線 接觸131和閘極結構120之間的間隔230)。在一些實施例中，間隔260比間隔210或間隔230大至少約0.1奈米。
較小的尺寸181和尺寸191(或相反地，較大的間隔240和間隔260)提供閘極結構120-121和閘極結構124-125的輪廓變化的較大容忍度。例如：就算閘極結構的末端部分121B因製程控制瑕疵而擴大，末端部分121B仍不會變成和節點接觸135直接接觸，因為縮減的節點接觸135的邊界實際上位在遠離閘極結構121的末端部分121B處。同樣地，縮減的節點接觸135與閘極結構120的橋接風險也降低。相似地，縮減的節點接觸136也降低其與閘極結構(例如其末端部分)124-125的橋接風險。
在一些實施例中，節點接觸135-136在X方向上可不對齊。換言之，間隔240大於間隔270，且間隔260大於間隔250。不對齊的原因是節點接觸135的橋接隱憂是關於閘極結構120-121(即位於鄰近間隔240或間隔200的閘極結構的末端部分)，而節點接觸136的橋接隱憂是關於閘極結構124-125(即位於鄰近間隔260或間隔202的閘極結構的末端部分)。換言之，雖然使節點接觸135位於遠離閘極結構120-121處可有好處，但使節點接觸135位於遠離閘極結構124處就不那麼重要。像這樣的情況，節點接觸135可從「頂側」(面對間隔200的一側)被縮減，但不從「底側」(面對閘極結構124的一側)被縮減。同樣地，雖然使節點接觸136位於遠離閘極結構124-125處可有好處，但使節點接觸136位於遠離閘極結構121處就不那麼重要。像這樣的情 況，節點接觸136可從「底側」(面對間隔202的一側)被縮減，但不從「頂側」(面對閘極結構121的一側)被縮減。然而，可以理解的是，這僅為一個可能的實施例而已。在其他實施例中，節點接觸135-136可從「頂側」和「底側」縮減。
相較於節點接觸135-136，可從「頂側」和「底側」縮減Vss接觸133和Vss接觸138。這是因為閘極結構126-127-與閘極結構121-122相似-在頂視圖3中是位在Vss接觸133「上方」。在一些實施例中，緊接地位於靜態隨機存取記憶體單元100「上方」的靜態隨機存取記憶體單元為「倒裝」版的靜態隨機存取記憶體單元100。換言之，緊接地位於靜態隨機存取記憶體單元100「上方」的靜態隨機存取記憶體單元反映靜態隨機存取記憶體單元100，除了相較於靜態隨機存取記憶體單元100的內部元件，靜態隨機存取記憶體單元內部的元件在X方向上180度倒轉之外。像這樣的狀況，Vss接觸133也可能有與閘極結構126-127的橋接隱憂。因此，根據本揭露的各種態樣，Vss接觸133和閘極結構126可被類似於間隔220(例如實質為相同尺寸)之間隔所隔開。為了降低Vss接觸133和閘極結構126-127之間的橋接風險，Vss接觸133的尺寸171從「頂側」和「底側」減少。換言之，擴大Vss接觸133和閘極結構126之間的間隔220，以避免Vss接觸133和閘極結構126-127之間可能的直接接觸，就算閘極結構126-127因製程控制瑕疵而具有較大的末端部分。Vss接觸138與其相對應的相鄰之閘極結構亦是如此。
因為Vss接觸133和Vss接觸138都是從「頂側」和「底側」進行尺寸縮減，而節點接觸135-136僅需從一側(例如節點接觸135從「頂側」，及節點接觸136從「底側」)進行縮減，(Vss接觸133或Vss接觸138的)尺寸171小於(節點接觸135的)尺寸181和(節點接觸136的)尺寸191。在一些實施例中，尺寸181比尺寸171大至少約0.1奈米，且尺寸191比尺寸171大至少約0.1奈米。
相較於Vss接觸133/Vss接觸138及節點接觸135/節點接觸136，位元線接觸131/位元線接觸140和Vcc接觸132/Vcc接觸139並不易於或有閘極至接觸橋接的影響。這是因為位元線接觸131/位元線接觸140和Vcc接觸132/Vcc接觸139並不位於與靜態隨機存取記憶體單元100之閘極結構120-125的任何末端部分相鄰。例如：在Y方向上，Vcc接觸132沒有區段與任何的間隔200或間隔201重疊。Vcc接觸139、位元線接觸131和位元線接觸140亦是如此。像這樣的情況，位元線接觸131/位元線接觸140及Vcc接觸132/Vcc接觸139對閘極至接觸橋接具有較大的窗口(或稱寬容度)。因此，並不一定要減少它們的尺寸151或尺寸161。
在一些實施例中，尺寸151或尺寸161可保持和原本的靜態隨機存取記憶體單元設計相同。在其他實施例中，尺寸151或尺寸161實際可從原本的靜態隨機存取記憶體單元設計些微增加。例如：雖然根據原本的靜態隨機存取記憶體單元設計，位元線接觸131的尺寸151為M奈米，本 揭露可重配置上述位元線接觸131的設計及/或製造，使得尺寸151現在為M+N奈米。在一些實施例中，N可為約0奈米至約0.5奈米。位元線接觸131增加的尺寸151可改善裝置效能，如減少接觸阻抗(因為較大的尺寸)。這對若位元線接觸131的尺寸150為小者特別有幫助(因為小接觸具有更大的接觸阻抗)。基於相似的原因，Vcc接觸132的尺寸161也被重配置，使得尺寸161大於原本的靜態隨機存取記憶體單元設計所指示的值。
需了解的是，雖然圖3中的元件以長方形繪示，但實際製造的裝置不一定具有如此完美的形狀。例如：元件(例如鰭、接觸或閘極結構)的邊界可能並不完美地筆直，且邊界可能具有粗糙度或非線性度。如圖4所示的一個例子，其中根據一個實施例繪示實際製造的Vss接觸133的頂視圖。如圖4所見，實際製造的Vss接觸133並非完美的長方形，而更具有如「T型」(或狗骨頭)的頂視輪廓。也就是說，Vss接觸不只具有一些曲線的邊緣/邊界，在其中間部分133A也比其末端部分133B或末端部分133C窄(在X方向上)。
在一些實施例中，較窄的中間部分133A是特定配置來進一步減少橋接疑慮的。請同時參考圖3和圖4，中間部分133A是Vss接觸133設於與間隔201相鄰的區段，間隔201是由閘極結構121-122的末端部分所定義。換言之，中間部分133A是Vss接觸133最容易與閘極結構121-122有橋接風險的部分。因此，藉由配置Vss接觸133的輪廓， 使得其中間部分向內凹陷，Vss接觸133和閘極結構121-122之間的橋接風險可進一步降低。在圖4所繪示的實施例中，尺寸171是從中間部分133A的某處測量，例如：在中間部分133A最窄處。然而，需了解的是，在其他實施例中，尺寸171也可從末端部分133B或末端部分133C測量。
在一些實施例中，Vss接觸133/Vss接觸138和節點接觸135/節點接觸136的縮減，是藉由修正原本的靜態隨機存取記憶體單元佈局設計來達成。圖5繪示此方法的一個例子，其繪示原本的1-位元靜態隨機存取記憶體單元佈局設計300，以及修正後的1-位元靜態隨機存取記憶體單元佈局設計400。在一些實施例中，原本的靜態隨機存取記憶體單元佈局設計300包括電腦檔案，如圖形數據庫系統(Graphical Database System；GDS)檔案，以及修正後的靜態隨機存取記憶體單元佈局設計400包括光罩設計。例如：積體電路晶片設計及/或佈局工程師可產生原本的靜態隨機存取記憶體單元佈局設計300，並傳送上述設計至半導體製造實體(Entity)，如晶圓代工廠(Foundry)。然後，半導體製造實體將會設計及/或製造光罩，其中原本的靜態隨機存取記憶體單元佈局設計300被修正為修正後的靜態隨機存取記憶體單元佈局設計400。需了解的是，在一些實施例中，如光學近接校正(optical proximity correction；OPC)特徵之額外的元件可在光罩上實施。
如圖5所示，原本的靜態隨機存取記憶體單元佈 局設計300和修正後的靜態隨機存取記憶體單元佈局設計400包括個別的鰭線311-314和鰭線411-414，其分別對應前述圖3所述的靜態隨機存取記憶體單元100的鰭線111-114。原本的靜態隨機存取記憶體單元佈局設計300和修正後的靜態隨機存取記憶體單元佈局設計400也包括各自的閘極結構320-325和閘極結構420-425，其分別對應前述圖3所述的靜態隨機存取記憶體單元100的閘極結構120-125。原本的靜態隨機存取記憶體單元佈局設計300和修正後的靜態隨機存取記憶體單元佈局設計400更包括各自的導電接觸331-340和導電接觸431-440，其對應前述圖3所述的靜態隨機存取記憶體單元100的導電接觸131-140。
如上述，為了減少閘極至接觸橋接風險，Vss接觸和節點接觸在X方向上被縮減。使用Vss接觸做為一個例子，在原本的靜態隨機存取記憶體單元佈局設計300中的Vss接觸333具有在Y方向上測量的尺寸370和在X方向上測量的尺寸371。做為修正原本的靜態隨機存取記憶體單元佈局設計300之操作的一部分，尺寸371被縮減為修正後的Vss接觸433的尺寸471。在如圖5所示的實施例中，尺寸371的縮減是在Vss接觸333的「頂側」和「底側」上進行，如在Vss接觸333的「頂側」和「底側」上的箭號所示。在其他實施例中，尺寸371的縮減是在一側(即「頂側」或「底側」之一者)進行，而非另一側。在一些實施例中，尺寸371比尺寸471大至少約0.5奈米。同時，尺寸370維持相同。換 言之，修正後的Vss接觸433的尺寸470(在Y方向上測量)實質為與尺寸370相等。需了解的是，原本的靜態隨機存取記憶體單元佈局設計300的Vss接觸338被縮減成修正後的靜態隨機存取記憶體單元佈局設計400的Vss接觸438。
再者，節點接觸335-336同樣被縮減成節點接觸435-436，雖然節點接觸335-336不需要從「頂側」和「底側」之二側縮減。例如：如上述圖3之詳細說明，節點接觸335之「頂側」(面對閘極結構320-321)的橋接風險較高，且在此情況下，節點接觸335僅需從「頂側」縮減，以形成修正的節點接觸435。同樣地，節點接觸336之「底側」(面對閘極結構324-325)的橋接風險較高，且在此情況下，節點接觸336僅需從「底側」縮減，以形成修正的節點接觸436。然而，需了解的是，在一些實施例中，節點接觸335-336的每一者可從「頂側」和「底側」之二側縮減，以分別形成修正後的節點接觸435-436。
圖6為根據本揭露的一個實施例繪示方法900的流程圖。方法900包括操作910，其接收電路的佈局設計。電路包括：在第一方向(Y方向)上延伸的延伸式閘極結構、在第一方向上延伸的第一導電接觸，及在第一方向上延伸的第二導電接觸。延伸式閘極結構的末端部分位於鄰近第二導電接觸但不鄰近第一導電接觸。
方法900包括操作920，其修正佈局設計。上述修正包括在垂直第一方向的第二方向上縮減第二導電接觸。
在一些實施例中，修正佈局設計的操作包括產 生光罩設計以做為修正的佈局設計。
在一些實施例中，上述接收佈局設計的操作包括接收靜態隨機存取記憶體單元的佈局設計。在一些實施例中，第一導電接觸包括Vcc接觸或位元線接觸。在一些實施例中，第二導電接觸包括Vss接觸或節點接觸。
在一些實施例中，縮減操作之進行並不縮減在第一方向上的第二導電接觸。
需了解的是，額外的製程可於方法900的操作910-920之前、之間或之後進行。例如：方法900可包括根據修正後的佈局設計製造靜態隨機存取記憶體裝置的操作。為簡化，其他額外的操作不在此處詳細描述。
基於上述說明，可看出本揭露提供優於習知鰭狀場效電晶體靜態隨機存取記憶體裝置的優點。然而，需了解的是，其他實施例可提供額外的優點，並非所有優點都必須在此處揭露，且沒有特定的優點是所有實施例都必須具有的。本揭露的一個優點在於降低閘極至接觸的橋接風險。例如：在習知的靜態隨機存取記憶體單元設計中，由於閘極的末端部分因製程控制限制而擴大，Vss接觸或節點接觸可能與鄰近的閘極橋接。本揭露減少Vss接觸或節點接觸的尺寸，使得其與鄰近的閘極結構的直接接觸不可能發生，就算閘極結構的佔地面積(footprint)擴大。降低橋接風險提供改善的靜態隨機存取記憶體裝置和較佳的信賴度。其他優點包括與現存的鰭狀場效電晶體靜態隨機存取記憶體單元設計和製程相容，因此本揭露的實行簡單且便宜。
本揭露的一個態樣是有關於一種半導體裝置。所述半導體裝置包括於第一方向上延伸的延伸式閘極結構。延伸式閘極結構具有第一末端部分、第二末端部分，及設於第一末端部分和第二末端部分之間第三部分。半導體裝置包括於第一方向上延伸的第一導電接觸。第一導電接觸設置為與延伸式閘極結構的第三部分相鄰。第一導電接觸具有在第一方向上測量的第一尺寸及在垂直於第一方向的第二方向上測量的第二尺寸。半導體裝置包括於第一方向上延伸的第二導電接觸。第二導電接觸設置為與延伸式閘極結構的第一末端部分相鄰。第二導電接觸具有在第一方向上測量的第三尺寸，及在第二方向上測量的第四尺寸。第一尺寸小於第三尺寸。第二尺寸大於第四尺寸。在頂視圖中，第一鰭狀結構與延伸式閘極結構和第一導電接觸相交。在頂視圖中，第二鰭狀結構與延伸式閘極結構和第二導電接觸相交。第一鰭狀結構和第二鰭狀結構的每一者於第二方向上延伸。第一鰭狀結構與第二鰭狀結構在第一方向上隔開。
本揭露的另一個態樣是有關於一種靜態隨機存取記憶體單元。靜態隨機存取記憶體單元包含第一閘極和第二閘極，其每一者於第一方向上延伸。第一間隔在第一方向上隔開第一閘極和第二閘極。靜態隨機存取記憶體單元包含於第一方向上延伸的Vcc接觸。第二間隔在垂直於第一方向的第二方向上，分開Vcc接觸和第一閘極。Vcc接觸並沒有區段在第一方向上與第一間隔重疊。靜態隨機存取記憶體單元包含於第一方向上延伸的Vss接觸。第三間隔在第二方向 上隔開Vss接觸和第一閘極。Vss接觸的區段設為與第一間隔相鄰。在第二方向上，Vss接觸小於Vcc接觸。
本揭露的又一個態樣是有關於一種方法。首先，接收電路的佈局設計。此電路包括：於第一方向上(Y方向)延伸的延伸式閘極結構、於第一方向上延伸的第一導電接觸，及於第一方向上延伸的第二導電接觸。延伸式閘極結構的末端部分位於與第二導電接觸相近但不與第一導電接觸相近。接著，修正此佈局設計。修正的操作包含縮減在垂直於第一方向的第二方向上的第二導電接觸。
前述內容概述多個實施例之特徵，以使於本技術領域具有通常知識者可進一步了解本揭露之態樣。本技術領域具通常知識者應可輕易利用本揭露作為基礎，設計或潤飾其他製程及結構，藉以執行此處所描述之實施例的相同的目的及/或達到相同的優點。本技術領域具有通常知識者亦應可了解，上述相等的結構並未脫離本揭露之精神和範圍，且在不脫離本揭露之精神及範圍下，其可經潤飾、取代或替換。

Claims (10)

  1. 一種具有縮小的接觸尺寸之半導體裝置，包含：一延伸式閘極結構，於一第一方向上延伸，其中該延伸式閘極結構具有一第一末端部分、一第二末端部分和一第三部分，該第三部分設於該第一末端部分和該第二末端部分之間；一第一導電接觸，於該第一方向上延伸，該第一導電接觸設置為與該延伸式閘極結構的該第三部分相鄰，其中該第一導電接觸具有在該第一方向上測量的一第一尺寸及在垂直於該第一方向之一第二方向上測量的一第二尺寸；一第二導電接觸，於該第一方向上延伸，該第二導電接觸設置為與該延伸式閘極結構的該第一末端部分相鄰，其中該第二導電接觸具有在該第一方向上測量的一第三尺寸，及在該第二方向上測量的一第四尺寸，其中該第一尺寸小於該第三尺寸，且該第二尺寸大於該第四尺寸；一第一鰭狀結構，在一頂視圖中與該延伸式閘極結構和該第一導電接觸相交；及一第二鰭狀結構，在一頂視圖中與該延伸式閘極結構和該第二導電接觸相交，其中該第一鰭狀結構和該第二鰭狀結構各自於該第二方向上延伸，且其中該第一鰭狀結構與該第二鰭狀結構在該第一方向上隔開。
  2. 如申請專利範圍第1項所述之具有縮小的接觸尺寸之半導體裝置，其中該第二導電接觸之一非末端 部分設置為與該延伸式閘極結構的該第一末端部分相鄰；該第二尺寸比該第四尺寸大至少實質為0.5奈米；或，該延伸式閘極結構包圍該第一鰭狀結構和該第二鰭狀結構。
  3. 如申請專利範圍第1項所述之具有縮小的接觸尺寸之半導體裝置，更包含：於該第一方向上延伸的一第三導電接觸，該第三導電接觸設置為與該延伸式閘極結構的該第二末端部分相鄰，其中該第三導電接觸具有在該第一方向上測量的一第五尺寸及在該第二方向上測量的一第六尺寸，其中該第一尺寸小於該第五尺寸，該第二尺寸大於該第六尺寸，該第四尺寸小於該第六尺寸，且其中：該第一導電接觸包括一靜態隨機存取記憶體(static random access memory；SRAM)單元的一Vcc接觸；該第二導電接觸包括該靜態隨機存取記憶體單元的一Vss接觸；該第三導電接觸包括該靜態隨機存取記憶體單元的一節點接觸；該節點接觸位於該延伸式閘極結構的一第一側上；以及該Vcc接觸和該Vss接觸位於該延伸式閘極結構相對於該第一側的一第二側上。
  4. 如申請專利範圍第3項所述之具有縮小的接觸尺寸之半導體裝置，其中延伸式閘極結構為一第一延 伸式閘極結構，且其中該半導體裝置更包含：一第二延伸式閘極結構，於該第一方向上延伸，其中該第二延伸式閘極結構與該第一延伸式閘極結構由一間隔隔開；該靜態隨機存取記憶體單元的一位元線接觸，設置為與該第二延伸式閘極結構相鄰但不與該第一延伸式閘極結構相鄰；其中：該位元線接觸具有在該第一方向上測量的一第七尺寸及在該第二方向上測量的一第八尺寸；該第七尺寸小於該第三尺寸和該第五尺寸；以及該第八尺寸大於該第四尺寸和該第六尺寸。
  5. 一種具有縮小的接觸尺寸之靜態隨機存取記憶體單元，包含：一第一閘極和一第二閘極，該第一閘極和該第二閘極之每一者於一第一方向上延伸，其中一第一間隔在該第一方向上隔開該第一閘極和該第二閘極；一Vcc接觸，於該第一方向上延伸，其中一第二間隔在垂直於該第一方向的一第二方向上分開該Vcc接觸和該第一閘極，且其中該Vcc接觸並沒有區段在該第一方向上與該第一間隔重疊；以及一Vss接觸，於該第一方向上延伸，其中一第三間隔在該第二方向上隔開該Vss接觸和該第一閘極，其中該Vss接觸的一中間區段設置為與該第一間隔相鄰，且其中 在該第二方向上，該Vss接觸小於該Vcc接觸。
  6. 如申請專利範圍第5項所述之具有縮小的接觸尺寸之靜態隨機存取記憶體單元，其中在該第二方向上，該Vss接觸的該中間區段與該第一間隔分開；在該第二方向上，該Vss接觸比該Vcc接觸小至少實質為0.5奈米；或，該靜態隨機存取記憶體單元更包含複數個鰭，該些鰭之每一者於該第二方向上延伸，其中該第一閘極和該第二閘極的每一者包圍該些鰭的對應一者。
  7. 如申請專利範圍第6項所述之具有縮小的接觸尺寸之靜態隨機存取記憶體單元，更包含：於該第一方向上延伸的一節點接觸，其中一第四間隔隔開該節點接觸與該第一閘極，其中在該第二方向上該節點接觸小於該Vcc接觸，該節點接觸設於該第一閘極的一第一側上，該Vcc接觸和該Vss接觸設於該第一閘極相對於該第一側的一第二側上，且其中在該第二方向上，該Vss接觸小於該節點接觸；於該第一方向上延伸的一第三閘極，其中一第五間隔在該第一方向上隔開該第三閘極和該第一閘極，且其中該節點接觸的一非末端區段設置為與該第五間隔相鄰；以及於該第一方向上延伸的一位元線接觸，其中一第六間隔在該第二方向上隔開該位元線接觸和該第三閘極，其中在該第二方向上該位元線接觸大於該Vss接觸和該節點接觸，且其中該位元線接觸和該節點接觸位於該第三閘極的 相對側。
  8. 一種具有縮小的接觸尺寸之半導體裝置的製造方法，包含：接收一電路的一佈局設計，其中該電路包括：於一第一方向上延伸的一延伸式閘極結構、於該第一方向上延伸的一第一導電接觸，及於該第一方向上延伸的一第二導電接觸，其中該延伸式閘極結構的一末端部分位於與該第二導電接觸相近但不與該第一導電接觸相近；以及修正該佈局設計，其中該修正的操作包含縮減在垂直於該第一方向的一第二方向上的該第二導電接觸。
  9. 如申請專利範圍第8項所述之具有縮小的接觸尺寸之半導體裝置的製造方法，其中：接收該佈局設計的操作包括接收一靜態隨機存取記憶體單元的一佈局設計；修正該佈局設計的操作包括產生一光罩設計做為一修正的佈局設計；該第一導電接觸包括一Vcc接觸或一位元線接觸；以及該第二導電接觸包括一Vss接觸或一節點接觸。
  10. 如申請專利範圍第8項所述之具有縮小的接觸尺寸之半導體裝置的製造方法，其中：該縮減的操作之進行不縮減在該第一方向上的該第二導電接觸。
TW106134397A 2017-06-29 2017-10-05 具有縮小的接觸尺寸之半導體裝置及其製造方法 TWI636553B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/636,832 2017-06-29
US15/636,832 US11545495B2 (en) 2017-06-29 2017-06-29 Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM

Publications (2)

Publication Number Publication Date
TWI636553B TWI636553B (zh) 2018-09-21
TW201906137A true TW201906137A (zh) 2019-02-01

Family

ID=64453077

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106134397A TWI636553B (zh) 2017-06-29 2017-10-05 具有縮小的接觸尺寸之半導體裝置及其製造方法

Country Status (5)

Country Link
US (3) US11545495B2 (zh)
KR (2) KR20190002262A (zh)
CN (1) CN109216455B (zh)
DE (1) DE102017115107A1 (zh)
TW (1) TWI636553B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510599B2 (en) 2016-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Company Limited FinFET switch
US11282751B2 (en) 2018-10-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with different dielectric constants and sizes in different regions of a semiconductor device
US11031336B2 (en) 2019-04-25 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device having contact element of rectangular shape
US11557590B2 (en) * 2020-02-19 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate profile optimization
US11476257B2 (en) 2020-07-31 2022-10-18 Samsung Electronics Co., Ltd. Integrated circuit including memory cell and method of designing the same
CN112733489B (zh) * 2020-12-31 2023-09-19 杭州广立微电子股份有限公司 一种评判栅极上切断层位置对器件影响的方法

Family Cites Families (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254483A (en) * 1987-10-23 1993-10-19 Vitesse Semiconductor Corporation Gate-to-ohmic metal contact scheme for III-V devices
EP1156523A4 (en) * 1999-02-17 2003-08-06 Hitachi Ltd STORAGE MEDIUM AND METHOD FOR MANUFACTURING AN INTEGRATED SEMICONDUCTOR CIRCUIT
JP2002229179A (ja) * 2001-02-07 2002-08-14 Nec Microsystems Ltd 光近接効果補正方法
US6898111B2 (en) * 2001-06-28 2005-05-24 Matsushita Electric Industrial Co., Ltd. SRAM device
JP2003133417A (ja) * 2001-10-26 2003-05-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその設計方法
KR100577610B1 (ko) * 2003-07-15 2006-05-10 삼성전자주식회사 반도체 장치, 반도체 장치의 제조 방법 및 에스램 장치,에스램 장치 제조 방법.
US7336336B2 (en) * 2003-10-14 2008-02-26 Lg. Philips Co. Ltd. Thin film transistor array substrate, method of fabricating the same, liquid crystal display panel having the same and fabricating method thereof
JP4133786B2 (ja) * 2003-12-16 2008-08-13 日東電工株式会社 配線回路基板
JP2006276079A (ja) 2005-03-28 2006-10-12 National Institute Of Advanced Industrial & Technology 光リソグラフィの光近接補正におけるマスクパターン設計方法および設計装置ならびにこれを用いた半導体装置の製造方法
KR20070043370A (ko) * 2005-10-21 2007-04-25 엘지전자 주식회사 플라즈마 디스플레이 패널용 테이프 캐리어 패키지, 그제조방법 및 이를 이용한 플라즈마 디스플레이 패널
JPWO2007063990A1 (ja) 2005-12-02 2009-05-07 日本電気株式会社 半導体装置およびその製造方法
US7282772B2 (en) * 2006-01-11 2007-10-16 International Business Machines Corporation Low-capacitance contact for long gate-length devices with small contacted pitch
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US8435802B2 (en) 2006-05-22 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Conductor layout technique to reduce stress-induced void formations
US8577717B2 (en) * 2006-05-25 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for predicting shrinkable yield for business assessment of integrated circuit design shrink
US9099172B2 (en) * 2013-01-02 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM connection structure
JP2008311361A (ja) * 2007-06-13 2008-12-25 Nec Electronics Corp 半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラム
US7932566B2 (en) * 2008-12-31 2011-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and system of mixing poly pitch cell design under default poly pitch design rules
US8321828B2 (en) * 2009-02-27 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fill to reduce shallow trench isolation (STI) stress variation on transistor performance
US8258572B2 (en) 2009-12-07 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with FinFETs having multiple fins
JP5364015B2 (ja) 2010-03-05 2013-12-11 パナソニック株式会社 半導体装置
US8675397B2 (en) 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8399931B2 (en) * 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8421205B2 (en) 2010-05-06 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Power layout for integrated circuits
US9768119B2 (en) 2010-07-28 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for mitigating dynamic IR voltage drop and electromigration affects
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
US8726217B2 (en) * 2011-01-20 2014-05-13 GlobalFoundries, Inc. Methods for analyzing cells of a cell library
US8464186B2 (en) * 2011-01-21 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Providing electron beam proximity effect correction by simulating write operations of polygonal shapes
JP5711033B2 (ja) * 2011-04-12 2015-04-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8661389B2 (en) 2011-04-12 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of designing integrated circuits
US8726220B2 (en) 2011-04-29 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
KR101865840B1 (ko) 2011-08-10 2018-06-08 삼성전자주식회사 반도체 소자
US9355209B2 (en) * 2011-11-17 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Revising layout design through OPC to reduce corner rounding effect
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US8584057B2 (en) * 2012-03-01 2013-11-12 Taiwan Semiconductor Manufacturing Copmany, Ltd. Non-directional dithering methods
US8601411B2 (en) * 2012-03-29 2013-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-colored methodology of multiple patterning
US9036404B2 (en) 2012-03-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM cell structure
US9006826B2 (en) * 2012-05-14 2015-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Butted contact shape to improve SRAM leakage current
US8829610B2 (en) * 2012-05-15 2014-09-09 United Microelectronics Corp. Method for forming semiconductor layout patterns, semiconductor layout patterns, and semiconductor structure
US8698205B2 (en) 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US8826195B2 (en) * 2012-06-05 2014-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Layout modification method and system
US8964453B2 (en) * 2012-06-28 2015-02-24 Synopsys, Inc. SRAM layouts
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US9041117B2 (en) * 2012-07-31 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell connection structure
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8826212B2 (en) 2012-12-06 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a layout including cells having different threshold voltages, a system of implementing and a layout formed
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
JP5923046B2 (ja) * 2013-01-11 2016-05-24 株式会社東芝 半導体装置の製造方法
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9147029B2 (en) 2013-03-11 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
US9563731B2 (en) 2013-03-15 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundaries for self aligned multiple patterning abutments
US9159716B2 (en) * 2013-08-30 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked chip layout having overlapped active circuit blocks
US10083269B2 (en) * 2013-11-19 2018-09-25 Arm Limited Computer implemented system and method for generating a layout of a cell defining a circuit component
US9189588B2 (en) * 2013-12-10 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polygon-based optical proximity correction
US9418728B2 (en) 2014-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port static random-access memory cell
KR102320822B1 (ko) * 2014-07-29 2021-11-02 삼성전자주식회사 집적 회로를 설계하기 위한 방법 및 프로그램
US9672311B2 (en) * 2014-08-27 2017-06-06 Globalfoundries Inc. Method and system for via retargeting
US9336348B2 (en) * 2014-09-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming layout design
US9431513B2 (en) * 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure and methods thereof
US9934347B2 (en) * 2014-10-01 2018-04-03 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of integrated circuit
US9946829B2 (en) * 2015-02-09 2018-04-17 Mediatek Inc. Methods for redistributing cell densities in layout area of IC
US9449919B2 (en) * 2015-02-12 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, layout design and method for manufacturing a semiconductor device
US9698047B2 (en) * 2015-06-17 2017-07-04 United Microelectronics Corp. Dummy gate technology to avoid shorting circuit
US9946827B2 (en) 2015-07-16 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for mandrel and spacer patterning
US10162925B2 (en) * 2015-09-18 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Cell layout of semiconductor device
EP3357084A4 (en) * 2015-10-01 2019-06-19 D3 Semiconductor LLC SOURCE-GRID ZONE ARCHITECTURE IN A SEMICONDUCTOR DEVICE OF VERTICAL POWER
JP6647830B2 (ja) * 2015-10-20 2020-02-14 ローム株式会社 半導体装置及びそれを用いた半導体集積回路
US9786647B1 (en) * 2016-04-07 2017-10-10 United Microelectronics Corp. Semiconductor layout structure
US9793183B1 (en) * 2016-07-29 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for measuring and improving overlay using electronic microscopic imaging and digital processing
US10282504B2 (en) * 2016-09-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving circuit layout for manufacturability
US10157922B2 (en) * 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect metal layout for integrated circuit
TWI699781B (zh) * 2016-12-28 2020-07-21 聯華電子股份有限公司 靜態隨機存取記憶元件
US10109636B2 (en) * 2017-03-08 2018-10-23 Globalfoundries Inc. Active contact and gate contact interconnect for mitigating adjacent gate electrode shortages
TWI711159B (zh) * 2017-03-28 2020-11-21 聯華電子股份有限公司 半導體記憶元件
US10177159B2 (en) * 2017-04-21 2019-01-08 Micron Technology, Inc. Memory cells and memory arrays
KR20180120870A (ko) * 2017-04-27 2018-11-07 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
US20190006370A1 (en) 2019-01-03
KR20190002262A (ko) 2019-01-08
US11545495B2 (en) 2023-01-03
US11792969B2 (en) 2023-10-17
DE102017115107A1 (de) 2019-01-03
US20230363134A1 (en) 2023-11-09
KR102209946B1 (ko) 2021-02-02
CN109216455B (zh) 2023-06-16
KR20190102166A (ko) 2019-09-03
US20190006373A1 (en) 2019-01-03
TWI636553B (zh) 2018-09-21
CN109216455A (zh) 2019-01-15

Similar Documents

Publication Publication Date Title
TWI636553B (zh) 具有縮小的接觸尺寸之半導體裝置及其製造方法
TWI502687B (zh) 使用側壁影像移轉技術形成靜態隨機存取記憶體設備之方法
TWI628783B (zh) 靜態隨機存取記憶體單元
KR101531795B1 (ko) ＦｉｎＦＥＴ를 위한 구조
KR102245977B1 (ko) 불연속적인 pmos 핀 라인들을 갖는 finfet sram
US9034704B2 (en) 6T SRAM architecture for gate-all-around nanowire devices
TWI667740B (zh) 避免電路短路的改良多晶矽虛置技術
TWI783091B (zh) 半導體裝置與其形成方法
US10763863B2 (en) Semiconductor device for logic and memory co-optimization
JP2008311503A (ja) 半導体装置
US10734478B2 (en) Semiconductor device and manufacturing method thereof
US20220209774A1 (en) Semiconductor Device For Logic and Memory Co-Optimization
TWI675455B (zh) 微影系統及靜態隨機存取記憶體元件的製造方法
TW202437854A (zh) 半導體結構、積體電路佈局、以及靜態隨機存取記憶體電路