CN111341360B - 双端口sram - Google Patents

双端口sram Download PDF

Info

Publication number
CN111341360B
CN111341360B CN202010104184.1A CN202010104184A CN111341360B CN 111341360 B CN111341360 B CN 111341360B CN 202010104184 A CN202010104184 A CN 202010104184A CN 111341360 B CN111341360 B CN 111341360B
Authority
CN
China
Prior art keywords
tube
selection
pull
active region
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010104184.1A
Other languages
English (en)
Other versions
CN111341360A (zh
Inventor
陈品翰
吴栋诚
贾经尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202010104184.1A priority Critical patent/CN111341360B/zh
Publication of CN111341360A publication Critical patent/CN111341360A/zh
Application granted granted Critical
Publication of CN111341360B publication Critical patent/CN111341360B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种双端口SRAM，将SRAM单元结构的两个端口对应的四个选择管在版图进行对称型设置，和相同的存储节点对应的两个属于不同端口的选择管设置在相同的有源区中，这样能使得不同存储节点对应的读取路径都对称且相同且不包括多晶硅线路。本发明能使各端口对两个存储节点的读取路径为对称结构，从而使得各端口对两个存储节点的读取电流对称且一致以及读取速度对称且一致，提高双端口SRAM的读取对称性。

Description

双端口SRAM
技术领域
本发明涉及一种半导体集成电路，特别涉及一种双端口静态随机存储器(SRAM)。
背景技术
SRAM包括由多个SRAM单元结构排列而成的阵列结构，双端口SRAM中，个SRAM单元结构都具有两个端口结构，各SRAM单元结构能通过两个端口结构进行读写，通过两个端口的设置能实现对两个不同行进行并行操作。如图1是现有双端口SRAM的SRAM单元结构的电路图，图1中的SRAM单元结构为由8个晶体管组成的8T型结构。双端口SRAM的SRAM单元结构包括：数据存储单元主体结构、第一端口(Port)结构和第二端口结构，图1中，第一端口也为A端口，第二端口也为B端口。
所述数据存储单元主体结构由第一反相器和第二反相器交叉耦合连接而成并形成互为反相的第一存储节点node1和第二存储节点node2。所述第一反相器包括第一上拉管(Pull Up,PU)PU1和第一下拉管(Pull Down,PD)PD1。所述第二反相器包括第二上拉管PU2和第二下拉管PD2。
所述第一端口结构包括第一选择管(Pass Gate，PG)PG1和第二选择管PG2，所述第二端口结构包括第三选择管PG3和第四选择管PG4。
所述第一选择管PG1的多晶硅栅2和所述第二选择管PG2的多晶硅栅2都连接到第一字线A_WL。
所述第三选择管PG3的多晶硅栅2和所述第四选择管PG4的多晶硅栅2都连接到第二字线B_WL。
所述第一选择管PG1的源区连接到所述第一存储节点node1，所述第一选择管PG1的漏区连接到第一位线A_BL；所述第二选择管PG2的源区连接到所述第二存储节点node2，所述第二选择管PG2的漏区连接到第二位线A_BLB，第一位线A_BL和第二位线A_BLB组成第一对互补位线。
所述第三选择管PG3的源区连接到所述第二存储节点node2，所述第三选择管PG3的漏区连接到第三位线B_BL；所述第四选择管PG4的源区连接到所述第一存储节点node1，所述第四选择管PG4的漏区连接到第四位线B_BLB，第三位线B_BL和第四位线B_BLB组成第二对互补位线。
现有双端口SRAM的所述SRAM单元结构的版图结构为：
如图2A所示，是现有双端口SRAM的SRAM单元结构的下层结构版图；如图2B所示，是现有双端口SRAM的SRAM单元结构的下层和第一层金属层的叠加结构版图；所述第一上拉管PU1、所述第二上拉管PU2都为PMOS管；所述第一下拉管PD1、所述第二下拉管PD2、所述第一选择管PG1、所述第二选择管PG2、所述第三选择管PG3和所述第四选择管PG4都是NMOS管。
虚线AA和BB之间的中间区域为形成PMOS管组成的所述第一上拉管PU1、所述第二上拉管PU2的区域，第一上拉管PU1形成在有源区101c中，第二上拉管PU2形成在有源区101d中，有源区101c和101d都位于N型阱中。
第一下拉管PD1形成在虚线AA左侧的区域中，第二下拉管PD2形成在虚线BB右侧的区域中。
所述第一端口结构的第一选择管PG1和第二选择管PG2也都形成在虚线AA左侧的区域中，所述第二端口结构的第三选择管PG3和第四选择管PG4也都形成在虚线AA左侧的区域中。
由图2A所示可知，第一下拉管PD1和用于读取第一下拉管PD1的漏区组成的第一存储节点node1的第一选择管PG1都形成于有源区101b中；而用于读取第二下拉管PD2的漏区组成的第二存储节点node2的第二选择管PG2则单独形成于有源区101a中。虚线BB右侧的区域和虚线AA的左侧区域的版图结构为中心对称结构，即：第二下拉管PD2和第三选择管PG3都形成于有源区101e中，第四选择管PG4单独形成在有源区101f中。
第一下拉管PD1和第一上拉管PU1的多晶硅栅都有多晶硅条形结构102a组成，第一选择管PG1和第二选择管PG2的多晶硅栅都有多晶硅条形结构102b组成。第二下拉管PD2和第二上拉管PU2的多晶硅栅都有多晶硅条形结构102d组成，第三选择管PG3和第四选择管PG4的多晶硅栅都有多晶硅条形结构102c组成。
所述第一选择管PG1的源区和所述第一下拉管PD1的漏区组成的所述第一存储节点node1共用。所述第一选择管PG1的漏区通过对应的接触孔3连接到所述第一位线A_BL对应的第一层金属层4。所述第一下拉管PD1的源区通过对应的接触孔3连接到接地线Vss对应的第一层金属层4。
所述第二选择管PG2的漏区通过对应的接触孔3连接到所述第二位线A_BLB对应的第一层金属层4，所述第二选择管PG2的源区通过对应的接触孔3连接对应的多晶硅条形结构102a。多晶硅条形结构102b通过对应的接触孔3连接到所述第一字线A_WL对应的第一层金属层4。
第一上拉管PU1的源区通过对应的接触孔3连接到电源电压线Vdd对应的第一层金属层4。第一上拉管PU1的漏区和第一下拉管PD1的漏区通过接触孔3和对应的第一层金属层4连接在一起。第一上拉管PU1的漏区还通过对应的接触孔3连接多晶硅条形结构102d。
所述第三选择管PG3的源区和所述第二下拉管PD2的漏区组成的所述第二存储节点node2共用。所述第三选择管PG3的漏区通过对应的接触孔3连接到所述第三位线B_BL对应的第一层金属层4。所述第二下拉管PD2的源区通过对应的接触孔3连接到接地线Vss对应的第一层金属层4。
所述第四选择管PG4的漏区通过对应的接触孔3连接到所述第二位线A_BLB对应的第一层金属层4，所述第四选择管PG4的源区通过对应的接触孔3连接对应的多晶硅条形结构102d。多晶硅条形结构102c通过对应的接触孔3连接到所述第二字线B_WL对应的第一层金属层4。
第二上拉管PU2的源区通过对应的接触孔3连接到电源电压线Vdd对应的第一层金属层4。第二上拉管PU2的漏区和第二下拉管PD2的漏区通过接触孔3和对应的第一层金属层4连接在一起。第二上拉管PU2的漏区还通过对应的接触孔3连接多晶硅条形结构102a。
图2B所示的版图布局结构会使得同一个端口的晶体管在做读取时的路径是不一致的,例如：A Port的PG1与PG2对应的读取路径不一致,B port的PG3与PG4对应的读取路径不一致.为何会不一致,一般来说八个晶体管组成双端口SRAM的端口是一致的,所以组件PG1,PG2,PG3,PG4的尺寸例如宽度(width)和长度(length)都是一样的,但是由于版图布局的关系造成不一致,导致读取时的路径不同。
如图3A所示，是图2B所示的现有双端口SRAM的SRAM单元结构的版图中的第一电流路径和第三电流路径的示意图；第一电流路径对应于电流Iread1的路径，第三电流路径对应于电流Iread3的路径。
如图3B所示，是图2B所示的现有双端口SRAM的SRAM单元结构的的版图中的第二电流路径和第四电流路径的示意图；第二电流路径对应于电流Iread2的路径，第四电流路径对应于电流Iread4的路径。可以看出，第二电流路径会通过多晶硅条形结构102a以及第二存储节点node2顶部连接的第一层金属层4；第四电流路径会通过多晶硅条形结构102d以及第一存储节点node1顶部连接的第一层金属层4。
如图4A所示，是图2B所示的现有双端口SRAM的SRAM单元结构对应的第一电流路径和第三电流路径的电路图；可以看出，电流Iread1直接通过第一选择管PG1和第一下拉管PD1，电流Iread3直接通过第三选择管PG3和第二下拉管PD2。
如图4B所示，是图2B所示的现有双端口SRAM的SRAM单元结构对应的第二电流路径和第四电流路径的电路图；可以看出，电流Iread2会通过第二选择管PG2以及由多晶硅条形结构102a以及第二存储节点node2顶部连接的第一层金属层4组成的寄生结构201和第二下拉管PD2，电流Iread4直接通过第四选择管PG4以及由多晶硅条形结构102d以及第一存储节点node1顶部连接的第一层金属层4组成的寄生结构201和第一下拉管PD1。
可以看出，电流Iread1至Iread4的路径并不是对称结构，会使得电流Iread2和Iread4会小于电流Iread1和Iread3，对应的读取速度也会变慢。
发明内容
本发明所要解决的技术问题是提供一种双端口SRAM，能使各端口对两个存储节点的读取路径为对称结构，从而使得各端口对两个存储节点的读取电流对称且一致以及读取速度对称且一致，提高双端口SRAM的读取对称性。
为解决上述技术问题，本发明提供的双端口SRAM的SRAM单元结构包括：数据存储单元主体结构、第一端口结构和第二端口结构。
所述数据存储单元主体结构由第一反相器和第二反相器交叉耦合连接而成并形成互为反相的第一存储节点和第二存储节点。
所述第一端口结构包括第一选择管和第二选择管，所述第二端口结构包括第三选择管和第四选择管。
所述第一选择管的多晶硅栅和所述第二选择管的多晶硅栅都连接到第一字线。
所述第三选择管的多晶硅栅和所述第四选择管的多晶硅栅都连接到第二字线。
所述第一选择管的源区连接到所述第一存储节点，所述第一选择管的漏区连接到第一位线；所述第二选择管的源区连接到所述第二存储节点，所述第二选择管的漏区连接到第二位线，第一位线和第二位线组成第一对互补位线。
所述第三选择管的源区连接到所述第二存储节点，所述第三选择管的漏区连接到第三位线；所述第四选择管的源区连接到所述第一存储节点，所述第四选择管的漏区连接到第四位线，第三位线和第四位线组成第二对互补位线。
所述SRAM单元结构的版图结构为：
所述第一选择管和所述第四选择管形成在相同的第一有源区中，所述第一选择管的多晶硅栅和所述第四选择管的多晶硅栅相互平行且都跨越所述第一有源区，所述第一选择管的源区形成在对应的多晶硅栅的第一侧的所述第一有源区中以及所述第一选择管的漏区形成在对应的多晶硅栅的第二侧的所述第一有源区中，所述第四选择管的源区形成在对应的多晶硅栅的第二侧的所述第一有源区中以及所述第四选择管的漏区形成在对应的多晶硅栅的第一侧的所述第一有源区中，所述第一选择管的源区和所述第四选择管的源区共用；所述第一选择管的源区通过对应的接触孔和第一层金属层连接到所述第一存储节点，所述第一选择管的漏区通过对应的接触孔连接到所述第一位线对应的第一层金属层，所述第四选择管的漏区通过对应的接触孔连接到所述第四位线对应的第一层金属层，所述第一位线通过所述第一选择管到所述第一存储节点的第一读取路径和所述第四位线通过所述第四选择管到所述第一存储节点的第四读取路径形成对称且相等的结构。
所述第二选择管和所述第三选择管形成在相同的第二有源区中，所述第二选择管的多晶硅栅和所述第三选择管的多晶硅栅相互平行且都跨越所述第二有源区，所述第二选择管的源区形成在对应的多晶硅栅的第一侧的所述第二有源区中以及所述第二选择管的漏区形成在对应的多晶硅栅的第二侧的所述第二有源区中，所述第三选择管的源区形成在对应的多晶硅栅的第二侧的所述第二有源区中以及所述第三选择管的漏区形成在对应的多晶硅栅的第一侧的所述第二有源区中，所述第二选择管的源区和所述第三选择管的源区共用；所述第二选择管的源区通过对应的接触孔和第一层金属层连接到所述第二存储节点，所述第二选择管的漏区通过对应的接触孔连接到所述第二位线对应的第一层金属层，所述第三选择管的漏区通过对应的接触孔连接到所述第三位线对应的第一层金属层，所述第二位线通过所述第二选择管到所述第二存储节点的第二读取路径和所述第三位线通过所述第三选择管到所述第二存储节点的第三读取路径形成对称且相等的结构。
进一步的改进是，在所述SRAM单元结构的版图结构中，所述第一有源区和所述第二有源区平行且呈中心对称结构，所述第一读取路径和所述第三读取路径呈中心对称结构，所述第二读取路径和所述第四读取路径呈中心对称结构。
进一步的改进是，在所述SRAM单元结构的版图结构中，所述数据存储单元主体结构呈中心对称结构。
进一步的改进是，所述第一反相器包括第一上拉管和第一下拉管。
进一步的改进是，所述第二反相器包括第二上拉管和第二下拉管。
进一步的改进是，所述第一上拉管、所述第二上拉管都为PMOS管；所述第一下拉管、所述第二下拉管、所述第一选择管、所述第二选择管、所述第三选择管和所述第四选择管都是NMOS管。
进一步的改进是，所述第一下拉管设置在第三有源区中，所述第一下拉管的漏区作为所述第一存储节点并通过对应的接触孔连接到和所述第一选择管的源区相连的第一层金属层。
所述第一下拉管的源区通过对应的接触孔连接到接地线对应的第一层金属层。
进一步的改进是，所述第二下拉管设置在第四有源区中，所述第二下拉管的漏区作为所述第二存储节点并通过对应的接触孔连接到和所述第二选择管的源区相连的第一层金属层。
所述第二下拉管的源区通过对应的接触孔连接到接地线对应的第一层金属层。
进一步的改进是，所述第一上拉管设置在第五有源区中，所述第一上拉管的漏区通过对应的接触孔连接到和所述第一选择管的源区相连的第一层金属层。
所述第一上拉管的源区通过对应的接触孔连接到电源电压线对应的第一层金属层。
进一步的改进是，所述第二上拉管设置在第六有源区中，所述第二上拉管的漏区通过对应的接触孔连接到和所述第二选择管的源区相连的第一层金属层。
所述第二上拉管的源区通过对应的接触孔连接到电源电压线对应的第一层金属层。
进一步的改进是，所述第五有源区和所述第六有源区呈中心对称结构，所述第一上拉管和所述第二上拉管的版图呈中心对称结构。
所述第三有源区和所述第四有源区呈中心对称结构，所述第一下拉管和所述第二下拉管的版图呈中心对称结构。
进一步的改进是，所述第五有源区和所述第六有源区都形成于第一N型阱中，所述第一有源区和所述第三有源区都形成于第一P型阱中，所述第二有源区和所述第四有源区都形成于第二P型阱中。
进一步的改进是，在版图结构上，所述第一N型阱位于中间区域，所述第一P型阱和所述第二P型阱位于所述N型阱的两侧且所述第一P型阱和所述第二P型阱呈中心对称结构。
进一步的改进是，所述第一下拉管的多晶硅栅由跨越所述第三有源区的第一多晶硅条形结构组成，所述第一上拉管的多晶硅栅由跨越所述第五有源区的所述第一多晶硅条形结构组成。
所述第一多晶硅条形结构还延伸到所述第六有源区和所述第四有源区的对应的边缘上方，所述第二上拉管的漏区对应的接触孔的底部还连接所述第一多晶硅条形结构，所述第二下拉管的漏区对应的接触孔的底部还连接所述第一多晶硅条形结构。
所述第二下拉管的多晶硅栅由跨越所述第四有源区的第二多晶硅条形结构组成，所述第二上拉管的多晶硅栅由跨越所述第六有源区的所述第二多晶硅条形结构组成。
所述第二多晶硅条形结构还延伸到所述第五有源区和所述第三有源区的对应的边缘上方，所述第一上拉管的漏区对应的接触孔的底部还连接所述第二多晶硅条形结构，所述第一下拉管的漏区对应的接触孔的底部还连接所述第二多晶硅条形结构。
进一步的改进是，所述第一选择管的多晶硅栅通过对应的接触孔连接到所述第一字线对应的第一层金属层。
所述第二选择管的多晶硅栅通过对应的接触孔连接到所述第一字线对应的第一层金属层。
所述第三选择管的多晶硅栅通过对应的接触孔连接到所述第二字线对应的第一层金属层。
所述第四选择管的多晶硅栅通过对应的接触孔连接到所述第二字线对应的第一层金属层。
本发明对双端口SRAM的SRAM单元结构的版图结构做了有针对性的设置，将各端口结构中的两个选择管分开设置以及将两个端口中的和相同的存储节点的选择管都设置在相同的有源区中即第一选择管和第四选择管形成在相同的第一有源区以及第二选择管和第三选择管形成在相同的第二有源区，这样能使两个端口对各存储节点的读取路径形成对称且相等的结构，所以本发明能使各端口对两个存储节点的读取路径为对称结构，从而使得各端口对两个存储节点的读取电流对称且一致以及读取速度对称且一致，提高双端口SRAM的读取对称性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有双端口SRAM的SRAM单元结构的电路图；
图2A是现有双端口SRAM的SRAM单元结构的下层结构版图；
图2B是现有双端口SRAM的SRAM单元结构的下层和第一层金属层的叠加结构版图；
图3A是图2B所示的现有双端口SRAM的SRAM单元结构的版图中的第一电流路径和第三电流路径的示意图；
图3B是图2B所示的现有双端口SRAM的SRAM单元结构的的版图中的第二电流路径和第四电流路径的示意图；
图4A图2B所示的现有双端口SRAM的SRAM单元结构对应的第一电流路径和第三电流路径的电路图；
图4B图2B所示的现有双端口SRAM的SRAM单元结构对应的第二电流路径和第四电流路径的电路图；
图5是本发明实施例双端口SRAM的SRAM单元结构的下层和第一层金属层的叠加结构版图；
图6A是图5所示的本发明实施例双端口SRAM的SRAM单元结构的版图中的第一电流路径和第三电流路径的示意图；
图6B是图5所示的本发明实施例双端口SRAM的SRAM单元结构的的版图中的第二电流路径和第四电流路径的示意图；
图7A图5所示的本发明实施例双端口SRAM的SRAM单元结构对应的第一电流路径和第三电流路径的电路图；
图7B图5所示的本发明实施例双端口SRAM的SRAM单元结构对应的第二电流路径和第四电流路径的电路图。
具体实施方式
本发明实施例双端口SRAM的SRAM单元结构的电路图也请参考图1所示，如图5所示，是本发明实施例双端口SRAM的SRAM单元结构的下层和第一层金属层4的叠加结构版图；本发明实施例双端口SRAM的SRAM单元结构包括：数据存储单元主体结构、第一端口结构和第二端口结构。
所述数据存储单元主体结构由第一反相器和第二反相器交叉耦合连接而成并形成互为反相的第一存储节点node1和第二存储节点node2。
所述第一端口结构包括第一选择管PG1和第二选择管PG2，所述第二端口结构包括第三选择管PG3和第四选择管PG4。
所述第一选择管PG1的多晶硅栅2和所述第二选择管PG2的多晶硅栅2都连接到第一字线A_WL。
所述第三选择管PG3的多晶硅栅2和所述第四选择管PG4的多晶硅栅2都连接到第二字线B_WL。
所述第一选择管PG1的源区连接到所述第一存储节点node1，所述第一选择管PG1的漏区连接到第一位线A_BL；所述第二选择管PG2的源区连接到所述第二存储节点node2，所述第二选择管PG2的漏区连接到第二位线A_BLB，第一位线A_BL和第二位线A_BLB组成第一对互补位线。
所述第三选择管PG3的源区连接到所述第二存储节点node2，所述第三选择管PG3的漏区连接到第三位线B_BL；所述第四选择管PG4的源区连接到所述第一存储节点node1，所述第四选择管PG4的漏区连接到第四位线B_BLB，第三位线B_BL和第四位线B_BLB组成第二对互补位线。
所述SRAM单元结构的版图结构为：
所述第一选择管PG1和所述第四选择管PG4形成在相同的第一有源区1a中，所述第一选择管PG1的多晶硅栅2和所述第四选择管PG4的多晶硅栅2相互平行且都跨越所述第一有源区1a，所述第一选择管PG1的源区形成在对应的多晶硅栅2的第一侧的所述第一有源区1a中以及所述第一选择管PG1的漏区形成在对应的多晶硅栅2的第二侧的所述第一有源区1a中，所述第四选择管PG4的源区形成在对应的多晶硅栅2的第二侧的所述第一有源区1a中以及所述第四选择管PG4的漏区形成在对应的多晶硅栅2的第一侧的所述第一有源区1a中，所述第一选择管PG1的源区和所述第四选择管PG4的源区共用；所述第一选择管PG1的源区通过对应的接触孔3和第一层金属层4连接到所述第一存储节点node1，图5中连接到所述第一存储节点node1的第一层金属层单独用4a标出。所述第一选择管PG1的漏区通过对应的接触孔3连接到所述第一位线A_BL对应的第一层金属层4，所述第四选择管PG4的漏区通过对应的接触孔3连接到所述第四位线B_BLB对应的第一层金属层4，所述第一位线A_BL通过所述第一选择管PG1到所述第一存储节点node1的第一读取路径和所述第四位线B_BLB通过所述第四选择管PG4到所述第一存储节点node1的第四读取路径形成对称且相等的结构。第一读取路径请参考图6A中第一读取电流Iread1对应的路径，第四读取路径请参考图6B中第四读取电流Iread4对应的路径。
所述第二选择管PG2和所述第三选择管PG3形成在相同的第二有源区1b中，所述第二选择管PG2的多晶硅栅2和所述第三选择管PG3的多晶硅栅2相互平行且都跨越所述第二有源区1b，所述第二选择管PG2的源区形成在对应的多晶硅栅2的第一侧的所述第二有源区1b中以及所述第二选择管PG2的漏区形成在对应的多晶硅栅2的第二侧的所述第二有源区1b中，所述第三选择管PG3的源区形成在对应的多晶硅栅2的第二侧的所述第二有源区1b中以及所述第三选择管PG3的漏区形成在对应的多晶硅栅2的第一侧的所述第二有源区1b中，所述第二选择管PG2的源区和所述第三选择管PG3的源区共用；所述第二选择管PG2的源区通过对应的接触孔3和第一层金属层4连接到所述第二存储节点node2，图5中连接到所述第二存储节点node2的第一层金属层单独用4b标出。所述第二选择管PG2的漏区通过对应的接触孔3连接到所述第二位线A_BLB对应的第一层金属层4，所述第三选择管PG3的漏区通过对应的接触孔3连接到所述第三位线B_BL对应的第一层金属层4，所述第二位线A_BLB通过所述第二选择管PG2到所述第二存储节点node2的第二读取路径和所述第三位线B_BL通过所述第三选择管PG3到所述第二存储节点node2的第三读取路径形成对称且相等的结构。第二读取路径请参考图6B中第二读取电流Iread2对应的路径，第三读取路径请参考图6A中第三读取电流Iread3对应的路径。
在所述SRAM单元结构的版图结构中，所述第一有源区1a和所述第二有源区1b平行且呈中心对称结构，所述第一读取路径和所述第三读取路径呈中心对称结构，所述第二读取路径和所述第四读取路径呈中心对称结构。
在所述SRAM单元结构的版图结构中，所述数据存储单元主体结构呈中心对称结构。
所述第一反相器包括第一上拉管PU1和第一下拉管PD1。
所述第二反相器包括第二上拉管PU2和第二下拉管PD2。
所述SRAM单元结构为8T型结构，所述第一上拉管PU1、所述第二上拉管PU2都为PMOS管；所述第一下拉管PD1、所述第二下拉管PD2、所述第一选择管PG1、所述第二选择管PG2、所述第三选择管PG3和所述第四选择管PG4都是NMOS管。
所述第一下拉管PD1设置在第三有源区1c中，所述第一下拉管PD1的漏区作为所述第一存储节点node1并通过对应的接触孔3连接到和所述第一选择管PG1的源区相连的第一层金属层4a。
所述第一下拉管PD1的源区通过对应的接触孔3连接到接地线Vss对应的第一层金属层4。
所述第二下拉管PD2设置在第四有源区1d中，所述第二下拉管PD2的漏区作为所述第二存储节点node2并通过对应的接触孔3连接到和所述第二选择管PG2的源区相连的第一层金属层4。
所述第二下拉管PD2的源区通过对应的接触孔3连接到接地线Vss对应的第一层金属层4。
所述第一上拉管PU1设置在第五有源区1e中，所述第一上拉管PU1的漏区通过对应的接触孔3连接到和所述第一选择管PG1的源区相连的第一层金属层4。
所述第一上拉管PU1的源区通过对应的接触孔3连接到电源电压线Vdd对应的第一层金属层4。
所述第二上拉管PU2设置在第六有源区1f中，所述第二上拉管PU2的漏区通过对应的接触孔3连接到和所述第二选择管PG2的源区相连的第一层金属层4。
所述第二上拉管PU2的源区通过对应的接触孔3连接到电源电压线Vdd对应的第一层金属层4。
所述第五有源区1e和所述第六有源区1f呈中心对称结构，所述第一上拉管PU1和所述第二上拉管PU2的版图呈中心对称结构。
所述第三有源区1c和所述第四有源区1d呈中心对称结构，所述第一下拉管PD1和所述第二下拉管PD2的版图呈中心对称结构。
所述第五有源区1e和所述第六有源区1f都形成于第一N型阱中，所述第一有源区1a和所述第三有源区1c都形成于第一P型阱中，所述第二有源区1b和所述第四有源区1d都形成于第二P型阱中。
在版图结构上，所述第一N型阱位于中间区域即虚线CC和DD之间的区域，所述第一P型阱和所述第二P型阱位于所述N型阱的两侧且所述第一P型阱和所述第二P型阱呈中心对称结构。
所述第一下拉管PD1的多晶硅栅2由跨越所述第三有源区1c的第一多晶硅条形结构2a组成，所述第一上拉管PU1的多晶硅栅2由跨越所述第五有源区1e的所述第一多晶硅条形结构2a组成。
所述第一多晶硅条形结构2a还延伸到所述第六有源区1f和所述第四有源区1d的对应的边缘上方，所述第二上拉管PU2的漏区对应的接触孔3的底部还连接所述第一多晶硅条形结构2a，所述第二下拉管PD2的漏区对应的接触孔3的底部还连接所述第一多晶硅条形结构2a。
所述第二下拉管PD2的多晶硅栅2由跨越所述第四有源区1d的第二多晶硅条形结构2b组成，所述第二上拉管PU2的多晶硅栅2由跨越所述第六有源区1f的所述第二多晶硅条形结构2b组成。
所述第二多晶硅条形结构2b还延伸到所述第五有源区1e和所述第三有源区1c的对应的边缘上方，所述第一上拉管PU1的漏区对应的接触孔3的底部还连接所述第二多晶硅条形结构2b，所述第一下拉管PD1的漏区对应的接触孔3的底部还连接所述第二多晶硅条形结构2b。
所述第一选择管PG1的多晶硅栅2通过对应的接触孔3连接到所述第一字线A_WL对应的第一层金属层4。
所述第二选择管PG2的多晶硅栅2通过对应的接触孔3连接到所述第一字线A_WL对应的第一层金属层4。
所述第三选择管PG3的多晶硅栅2通过对应的接触孔3连接到所述第二字线B_WL对应的第一层金属层4。
所述第四选择管PG4的多晶硅栅2通过对应的接触孔3连接到所述第二字线B_WL对应的第一层金属层4。
本发明实施例对双端口SRAM的SRAM单元结构的版图结构做了有针对性的设置，将各端口结构中的两个选择管分开设置以及将两个端口中的和相同的存储节点的选择管都设置在相同的有源区中即第一选择管PG1和第四选择管PG4形成在相同的第一有源区1a以及第二选择管PG2和第三选择管PG3形成在相同的第二有源区1b，这样能使两个端口对各存储节点的读取路径形成对称且相等的结构，所以本发明实施例能使各端口对两个存储节点的读取路径为对称结构，从而使得各端口对两个存储节点的读取电流对称且一致以及读取速度对称且一致，提高双端口SRAM的读取对称性。
如图5所示,和图2B所示的版图布局相比，本发明实施例改善了N管组件即NMOS管的位置,将4个组件PG1～PG4布局位置调整,使其Iread即读取电流路径不需经过Poly即多晶硅路线,消除Poly路线所造成的阻抗的影响,使其四个PG1～PG4的Iread1～Iread4电流路径皆为对称，Iread1～Iread4请参考图6A、6B、7A和7B所示。
改善后的布局,以左半边来说,两个组件PG即组件PG1和PG4为连接active area即有源区的组件,组件PD与PU为各自独立的active area组件,2个组件PG与组件PD与组件PU共同连接的node1端点经由Contact即接触孔3与Metal即第一层金属层4a做连接在一起。右半边的版图布局跟左半边完全对称。
改善后的布局具有如下好处：
1)、双端口SRAM的各个端口读取操作时完全对称,因为藉由改善版图布局方式,使电流路径皆不用通过poly线路,去除原来的Poly路线的阻抗影响,4个组件PG的Iread皆为对称。
2)、不需要额外的光罩。
3)、不需要改变制程工艺。
而图2B所示的现有双端口SRAM中，由于版图布局的方式不够好,所造成的比较差的端口的电流路径有问题,因为路径多了一段Poly与第一层金属层的线路,使其组抗增加,因而造成组件PG2的读取电流Iread 2与组件PG4的读取电流Iread 4比组件PG1的读取电流Iread 1与组件PG3的读取电流Iread 3来的较低,这个缺点造成了双端口SRAM不对称的现象。
而本发明实施例提出的改善后的版图布局结构,能使得读取操作不需要经过Poly路线,大大的减少了Poly路线所带来的阻抗,这样大幅提升导通电流(Ion),进而提高读取电流即Iread,这样一来各个读取端口的路径线路完全相同,达成了读取操作的对称性与布局的对称性。本发明实施例中，PG2的Ion与PG4的Ion与PG1的Ion与PG3的Ion皆相同,Iread2与Iread 4与Iread 1与Iread 3皆相同。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种双端口SRAM，其特征在于，SRAM单元结构包括：数据存储单元主体结构、第一端口结构和第二端口结构；
所述数据存储单元主体结构由第一反相器和第二反相器交叉耦合连接而成并形成互为反相的第一存储节点和第二存储节点；
所述第一端口结构包括第一选择管和第二选择管，所述第二端口结构包括第三选择管和第四选择管；
所述第一选择管的多晶硅栅和所述第二选择管的多晶硅栅都连接到第一字线；
所述第三选择管的多晶硅栅和所述第四选择管的多晶硅栅都连接到第二字线；
所述第一选择管的源区连接到所述第一存储节点，所述第一选择管的漏区连接到第一位线；所述第二选择管的源区连接到所述第二存储节点，所述第二选择管的漏区连接到第二位线，第一位线和第二位线组成第一对互补位线；
所述第三选择管的源区连接到所述第二存储节点，所述第三选择管的漏区连接到第三位线；所述第四选择管的源区连接到所述第一存储节点，所述第四选择管的漏区连接到第四位线，第三位线和第四位线组成第二对互补位线；
所述SRAM单元结构的版图结构为：
所述第一选择管和所述第四选择管形成在相同的第一有源区中，所述第一选择管的多晶硅栅和所述第四选择管的多晶硅栅相互平行且都跨越所述第一有源区，所述第一选择管的源区形成在对应的多晶硅栅的第一侧的所述第一有源区中以及所述第一选择管的漏区形成在对应的多晶硅栅的第二侧的所述第一有源区中，所述第四选择管的源区形成在对应的多晶硅栅的第二侧的所述第一有源区中以及所述第四选择管的漏区形成在对应的多晶硅栅的第一侧的所述第一有源区中，所述第一选择管的源区和所述第四选择管的源区共用；所述第一选择管的源区通过对应的接触孔和第一层金属层连接到所述第一存储节点，所述第一选择管的漏区通过对应的接触孔连接到所述第一位线对应的第一层金属层，所述第四选择管的漏区通过对应的接触孔连接到所述第四位线对应的第一层金属层，所述第一位线通过所述第一选择管到所述第一存储节点的第一读取路径和所述第四位线通过所述第四选择管到所述第一存储节点的第四读取路径形成对称且相等的结构；
所述第二选择管和所述第三选择管形成在相同的第二有源区中，所述第二选择管的多晶硅栅和所述第三选择管的多晶硅栅相互平行且都跨越所述第二有源区，所述第二选择管的源区形成在对应的多晶硅栅的第一侧的所述第二有源区中以及所述第二选择管的漏区形成在对应的多晶硅栅的第二侧的所述第二有源区中，所述第三选择管的源区形成在对应的多晶硅栅的第二侧的所述第二有源区中以及所述第三选择管的漏区形成在对应的多晶硅栅的第一侧的所述第二有源区中，所述第二选择管的源区和所述第三选择管的源区共用；所述第二选择管的源区通过对应的接触孔和第一层金属层连接到所述第二存储节点，所述第二选择管的漏区通过对应的接触孔连接到所述第二位线对应的第一层金属层，所述第三选择管的漏区通过对应的接触孔连接到所述第三位线对应的第一层金属层，所述第二位线通过所述第二选择管到所述第二存储节点的第二读取路径和所述第三位线通过所述第三选择管到所述第二存储节点的第三读取路径形成对称且相等的结构；
在所述SRAM单元结构的版图结构中，所述第一有源区和所述第二有源区平行且呈中心对称结构，所述第一读取路径和所述第三读取路径呈中心对称结构，所述第二读取路径和所述第四读取路径呈中心对称结构；
在所述SRAM单元结构的版图结构中，所述数据存储单元主体结构呈中心对称结构。
2.如权利要求1所述的双端口SRAM，其特征在于：所述第一反相器包括第一上拉管和第一下拉管。
3.如权利要求2所述的双端口SRAM，其特征在于：所述第二反相器包括第二上拉管和第二下拉管。
4.如权利要求2所述的双端口SRAM，其特征在于：所述第一上拉管、所述第二上拉管都为PMOS管；所述第一下拉管、所述第二下拉管、所述第一选择管、所述第二选择管、所述第三选择管和所述第四选择管都是NMOS管。
5.如权利要求4所述的双端口SRAM，其特征在于：所述第一下拉管设置在第三有源区中，所述第一下拉管的漏区作为所述第一存储节点并通过对应的接触孔连接到和所述第一选择管的源区相连的第一层金属层；
所述第一下拉管的源区通过对应的接触孔连接到接地线对应的第一层金属层。
6.如权利要求5所述的双端口SRAM，其特征在于：所述第二下拉管设置在第四有源区中，所述第二下拉管的漏区作为所述第二存储节点并通过对应的接触孔连接到和所述第二选择管的源区相连的第一层金属层；
所述第二下拉管的源区通过对应的接触孔连接到接地线对应的第一层金属层。
7.如权利要求6所述的双端口SRAM，其特征在于：所述第一上拉管设置在第五有源区中，所述第一上拉管的漏区通过对应的接触孔连接到和所述第一选择管的源区相连的第一层金属层；
所述第一上拉管的源区通过对应的接触孔连接到电源电压线对应的第一层金属层。
8.如权利要求7所述的双端口SRAM，其特征在于：所述第二上拉管设置在第六有源区中，所述第二上拉管的漏区通过对应的接触孔连接到和所述第二选择管的源区相连的第一层金属层；
所述第二上拉管的源区通过对应的接触孔连接到电源电压线对应的第一层金属层。
9.如权利要求8所述的双端口SRAM，其特征在于：所述第五有源区和所述第六有源区呈中心对称结构，所述第一上拉管和所述第二上拉管的版图呈中心对称结构；
所述第三有源区和所述第四有源区呈中心对称结构，所述第一下拉管和所述第二下拉管的版图呈中心对称结构。
10.如权利要求9所述的双端口SRAM，其特征在于：所述第五有源区和所述第六有源区都形成于第一N型阱中，所述第一有源区和所述第三有源区都形成于第一P型阱中，所述第二有源区和所述第四有源区都形成于第二P型阱中。
11.如权利要求10所述的双端口SRAM，其特征在于：在版图结构上，所述第一N型阱位于中间区域，所述第一P型阱和所述第二P型阱位于所述N型阱的两侧且所述第一P型阱和所述第二P型阱呈中心对称结构。
12.如权利要求11所述的双端口SRAM，其特征在于：所述第一下拉管的多晶硅栅由跨越所述第三有源区的第一多晶硅条形结构组成，所述第一上拉管的多晶硅栅由跨越所述第五有源区的所述第一多晶硅条形结构组成；
所述第一多晶硅条形结构还延伸到所述第六有源区和所述第四有源区的对应的边缘上方，所述第二上拉管的漏区对应的接触孔的底部还连接所述第一多晶硅条形结构，所述第二下拉管的漏区对应的接触孔的底部还连接所述第一多晶硅条形结构；
所述第二下拉管的多晶硅栅由跨越所述第四有源区的第二多晶硅条形结构组成，所述第二上拉管的多晶硅栅由跨越所述第六有源区的所述第二多晶硅条形结构组成；
所述第二多晶硅条形结构还延伸到所述第五有源区和所述第三有源区的对应的边缘上方，所述第一上拉管的漏区对应的接触孔的底部还连接所述第二多晶硅条形结构，所述第一下拉管的漏区对应的接触孔的底部还连接所述第二多晶硅条形结构。
13.如权利要求12所述的双端口SRAM，其特征在于：所述第一选择管的多晶硅栅通过对应的接触孔连接到所述第一字线对应的第一层金属层；
所述第二选择管的多晶硅栅通过对应的接触孔连接到所述第一字线对应的第一层金属层；
所述第三选择管的多晶硅栅通过对应的接触孔连接到所述第二字线对应的第一层金属层；
所述第四选择管的多晶硅栅通过对应的接触孔连接到所述第二字线对应的第一层金属层。
CN202010104184.1A 2020-02-20 2020-02-20 双端口sram Active CN111341360B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010104184.1A CN111341360B (zh) 2020-02-20 2020-02-20 双端口sram

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010104184.1A CN111341360B (zh) 2020-02-20 2020-02-20 双端口sram

Publications (2)

Publication Number Publication Date
CN111341360A CN111341360A (zh) 2020-06-26
CN111341360B true CN111341360B (zh) 2022-05-27

Family

ID=71187139

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010104184.1A Active CN111341360B (zh) 2020-02-20 2020-02-20 双端口sram

Country Status (1)

Country Link
CN (1) CN111341360B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112309460B (zh) * 2020-11-20 2024-03-12 上海华力集成电路制造有限公司 读写分离的双端口sram

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5705053B2 (ja) * 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
CN109244074B (zh) * 2017-07-10 2020-10-16 中芯国际集成电路制造(北京)有限公司 一种双端口sram器件及其制作方法、电子装置
CN109727980B (zh) * 2018-12-29 2020-11-03 上海华力集成电路制造有限公司 一种半导体结构及其制造方法
CN110752210B (zh) * 2019-10-28 2022-05-27 上海华力集成电路制造有限公司 双端口sram的版图和双端口sram及其制造方法

Also Published As

Publication number Publication date
CN111341360A (zh) 2020-06-26

Similar Documents

Publication Publication Date Title
US11676654B2 (en) SRAM structure with reduced capacitance and resistance
US10515688B2 (en) SRAM arrays and methods of manufacturing same
JP5232201B2 (ja) デュアルポートｓｒａｍセルの構造
US11696430B2 (en) Two-port SRAM structure
KR101508425B1 (ko) 듀얼 포트 sram 연결 구조물
US11856747B2 (en) Layout of static random access memory periphery circuit
US9646974B1 (en) Dual-port static random access memory
US10515691B2 (en) Memory array with bit-lines connected to different sub-arrays through jumper structures
TWI754385B (zh) 靜態隨機存取記憶胞、其形成方法及記憶體陣列
US11430508B2 (en) Circuit for reducing voltage degradation caused by parasitic resistance in a memory device
US9768179B1 (en) Connection structures for routing misaligned metal lines between TCAM cells and periphery circuits
CN111341360B (zh) 双端口sram
TW202205285A (zh) 半導體裝置
US11189340B1 (en) Circuit in memory device for parasitic resistance reduction
US11682451B2 (en) SRAM devices with reduced coupling capacitance
CN113611343A (zh) 双端口sram

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant