CN112445446B - 半导体结构及其形成方法和芯片及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法和芯片及其形成方法，其中，半导体结构的形成方法包括：提供第一基底，所述第一基底包括若干相互分立的第一芯片区，所述第一基底具有第一面；提供若干第三芯片，所述第三芯片具有第三面；在每个所述第一芯片区内形成第一凹槽，且所述第一面暴露出所述第一凹槽；将所述第三芯片放入所述第一凹槽内，所述第一面暴露出所述第三面，且所述第三芯片的电路与所述第一芯片区的电路耦合。

Description

半导体结构及其形成方法和芯片及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法和芯片及其形成方法。

背景技术

如今，人工智能的运用出现在越来越多的领域中，例如自动驾驶、图像识别、医疗诊断、游戏、财务数据分析和搜索引擎等。随着对人工智能探索的加深，由于运算量和数据量巨大，对芯片的集成度和性能提出了更高的要求。

然而，现有的芯片集成度和性能仍然有待提高。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法和芯片及其形成方法，以提高芯片的集成度和性能。

为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，其特征在于，包括：提供第一基底，所述第一基底包括若干相互分立的第一芯片区，所述第一基底具有第一面；提供若干第三芯片，所述第三芯片具有第三面；在每个所述第一芯片区内形成第一凹槽，且所述第一面暴露出所述第一凹槽；将所述第三芯片放入所述第一凹槽内，所述第一面暴露出所述第三面，且所述第三芯片的电路与所述第一芯片区的电路耦合。

可选的，在将所述第三芯片放入所述第一凹槽内后，在所述第一凹槽内、所述第三芯片表面及所述第一面形成第一介质层。

可选的，形成所述第一介质层的工艺包括原子层沉积工艺。

可选的，形成所述第一介质层的方法包括：在所述第一凹槽内、所述第三芯片表面及所述第一面形成初始第一介质层；对所述初始第一介质层减薄。

可选的，每个所述第一芯片区内具有第一功能电路及第一金属互连层，所述第一功能电路与所述第一金属互连层电互连，所述第一凹槽暴露出至少部分所述第一金属互连层表面。

可选的，所述第三芯片还具有与所述第三面垂直的第四面、与所述第三面相对的第五面、第三电互连结构和第三功能电路，所述第三电互连结构与所述第三功能电路电互连，所述第四面和所述第五面中至少一面暴露出所述第三电互连结构的表面。

可选的，使所述第三芯片的电路与所述第一芯片区的电路耦合的方法包括：将所述第三芯片放入所述第一凹槽内后，使所述第三电互连结构表面与所述第一金属互连层表面接触。

可选的，还包括：提供第二基底，所述第二基底包括若干相互分立的第二芯片区，所述第二基底具有第二面；在将所述第三芯片放入所述第一凹槽内后，将所述第二基底第二面朝向所述第一基底第一面键合，所述第一芯片区在所述第一基底表面的投影与所述第二芯片区在所述第一基底表面的投影至少部分重合，且所述第一芯片区的电路与所述第二芯片区的电路耦合。

可选的，每个所述第二芯片区内具有第二功能电路及第二金属互连层，所述第二功能电路与第二金属互连层电互连；每个所述第一芯片区内还具有第四功能电路及第四金属互连层，所述第四功能电路与第四金属互连层电互连。

可选的，所述第一面暴露出所述第四金属互连层表面，所述第二面暴露出所述第二金属互连层表面；将所述第二基底第二面朝向所述第一基底第一面键合的方法包括：对所述第二金属互连层与所述第四金属互连层进行金属键合工艺。

可选的，每个所述第一芯片区内还具有第四功能电路；所述半导体结构的形成方法还包括：在所述第一介质层内形成第五金属互连层，所述第一介质层表面暴露出所述第五金属互连层表面，且所述第五金属互连层与所述第四功能电路电互连。

可选的，还包括：在所述第一介质层内形成第五功能电路，所述第五功能电路与所述第五金属互连层电互连。

可选的，还包括：提供第二基底，所述第二基底包括若干相互分立的第二芯片区，所述第二基底具有第二面，每个所述第二芯片区内具有第二功能电路及第二金属互连层，所述第二功能电路与第二金属互连层电互连。

可选的，还包括：在所述第一介质层内形成第五金属互连层后，将所述第二基底第二面朝向所述第一基底第一面键合，所述第一芯片区在所述第一基底表面的投影与所述第二芯片区在所述第一基底表面的投影至少部分重合，且所述第一芯片区的电路与所述第二芯片区的电路耦合。

可选的，所述第二面暴露出所述第二金属互连层表面；将所述第二基底第二面朝向所述第一基底第一面键合的方法包括：对所述第五金属互连层与所述第二金属互连层进行金属键合工艺。

可选的，还包括：将所述第二基底第二面朝向所述第一基底第一面键合后，对所述第一基底或所述第二基底中的至少一个减薄。

可选的，还包括：将所述第二基底第二面朝向所述第一基底第一面键合后，对所述第一基底或所述第二基底中的至少一个减薄。

可选的，形成所述第一凹槽的工艺包括激光开槽工艺。

可选的，在垂直于所述第一面的方向上，所述第一凹槽的深度范围是100微米至500微米。

可选的，所述第一功能电路为逻辑电路。

可选的，所述第四功能电路为逻辑电路。

可选的，所述第三功能电路包括数据存储电路或传感器电路。

可选的，所述数据存储电路包括静态随机存取存储电路；所述传感器电路包括微机电系统传感器。

可选的，所述第二功能电路包括数据存储电路。

可选的，所述数据存储电路包括动态随机存取存储电路、相变存取存储电路、磁性随机存取存储电路、阻变式存取存储电路、静态随机存取存储电路、或非门闪存电路、与非门闪存电路和铁电存取存储电路中的至少一种。

可选的，所述第二功能电路包括数据存储电路。

可选的，所述数据存储电路包括动态随机存取存储电路、相变存取存储电路、磁性随机存取存储电路、阻变式存取存储电路、静态随机存取存储电路、或非门闪存电路、与非门闪存电路和铁电存取存储电路中的至少一种。

相应的，本发明的技术方案还提供一种上述任一形成方法所形成的半导体结构，包括：第一基底，所述第一基底包括若干相互分立的第一芯片区，所述第一基底具有第一面；位于每个所述第一芯片区内的第一凹槽，且所述第一面暴露出所述第一凹槽；位于所述第一凹槽内的第三芯片，所述第三芯片具有第三面，所述第一面暴露出所述第三面，且所述第三芯片的电路与所述第一芯片区的电路耦合。

相应的，本法的技术方案还提供一种芯片的形成方法，包括：提供上述任一种半导体结构的形成方法所形成的半导体结构；切割所述半导体结构以形成若干独立的芯片，每个所述芯片包括所述第一芯片区以及位于所述第一凹槽内的第三芯片。

可选的，还包括：提供第一基板；将所述芯片的电路与所述第一基板的电路电互连。

相应的，本发明的技术方案还提供上述任一芯片的形成方法所形成的芯片。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案的半导体结构的形成方法中，一方面由于所述第一基底包括若干分立的第一芯片区，在每个所述第一芯片区内形成第一凹槽，并将所述第三芯片放入所述第一凹槽内，因此不仅能够减少所述第三芯片所占用的面积，从而提高后续形成的芯片的集成度，还能够增加后续形成的芯片的功能；另一方面，由于所述第三芯片与所述第一芯片区的电路耦合，因此减少了所述第三芯片与所述第一芯片区的电路之间的距离，降低了所述第三芯片与所述第一芯片区的电路之间的信号干扰，从而提高了后续形成的芯片的性能。

进一步，由于在将所述第三芯片放入所述第一凹槽内后，在所述第一凹槽内、所述第三芯片表面及所述第一面形成第一介质层，因此，不仅能够固定所述第三芯片的位置，从而使所述第三芯片不移动，还能提高所述第一基底的平整度，从而有利于提高后续与所述第二基底键合的键合强度。

进一步，一方面，由于将所述第二基底第二面朝向所述第一基底第一面键合，所述第一芯片区I在所述第一基底100表面的投影与所述第二芯片区II在所述第一基底100表面的投影至少部分重合，因此能够减少所述第二芯片区或所述第一芯片区所占用的面积，从而提高后续形成的芯片的集成度；另一方面，由于将所述第一基底与所述第二基底键合，所述第一芯片区在所述第一基底表面的投影与所述第二芯片区在所述第一基底表面的投影至少部分重合，且所述第一芯片区的电路与所述第二芯片区的电路耦合，因此减少了所述第二芯片区的电路与所述第一芯片区的电路之间的距离，降低了所述第二芯片区的电路与所述第一芯片区的电路之间的信号干扰，从而提高了后续形成的芯片的性能；另一方面，由于将所述第一基底与所述第二基底键合，因此所述第一芯片区的第一基底与所述第二芯片区的第二基底之间能够直接进行数据传输，不仅由于无需使用转接板，降低了制造成本，并且提高了所述第一芯片区的电路与所述第二芯片区的电路之间的数据传输速度，从而提高了后续形成的芯片的运行速度。

进一步，由于将所述第二基底第二面朝向所述第一基底第一面键合的方法包括：使所述第二金属互连层与所述第三金属互连层相互键合，因此增加了所述第二基底与第一基底之间数据传输的带宽，从而提高了后续形成的芯片的性能。

相应的，本发明技术方案的芯片由于包括第一芯片区和第三芯片，因此减少了后续封装时使用的基板的大小。

附图说明

图1是一种显卡的结构示意图；

图2至图10是本发明实施例的半导体结构形成过程的剖面结构示意图；

图11是本发明实施例的芯片的形成步骤的剖面结构示意图。

具体实施方式

如背景技术所述，芯片的集成度和性能仍需要提高。

图1是一种显卡的结构示意图，包括：图形处理器芯片10、动态随机存取存储器11、转接板13、印刷电路板14以及若干电互连结构12。

所述图形处理器芯片10用于对获取的数据进行逻辑处理，所述动态随机存取存储器11用于获取和存入数据，所述图形处理器芯片10和动态随机存取存储器11之间通过电互连结构12和转接板13实现电互连并传输数据，所述印刷电路板14用于承载所述图形处理器芯片10、所述动态随机存取存储器11和所述转接板13，并且所述印刷电路板14通过电互连结构12与所述转接板13、所述图形处理器芯片10和动态随机存取存储器11之间实现电互连。

在本实施例中，所述电互连结构12为锡球焊接工艺中的锡球。

在上述实施例中，一方面，为了实现所述图形处理器芯片10和所述动态随机存取存储器11之间的数据传输，需要使所述图形处理器芯片10和所述动态随机存取存储器11分别通过所述电互连结构12与作为中转装置的所述转接板13电互连，因此不仅需要专门的转接板13，并且还需要对图形处理器芯片10、所述动态随机存取存储器11和所述转接板13进行额外的封装工艺，从而不仅增加了制造显卡的工时和成本，还降低了显卡的集成度，同时，由于数据传输的速度受限于电互连结构12、转接板13构成的总线的数量和带宽，因此会导致降低显卡的性能；另一方面，由于所述印刷电路板14需要承载所述图形处理器芯片10、所述动态随机存取存储器11和所述转接板13，因此所述印刷电路板14的占用面积较大，从而降低了显卡的集成度；另一方面，当显卡需要除动态随机存取存储器11和图形处理器芯片10以外的芯片时，需要额外的转接板，还必须增加承载所述芯片的印刷电路板14的面积，导致进一步降低显卡的集成度和性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供第一基底，所述第一基底包括若干第一芯片区，所述第一芯片区包括第一区，所述第一基底具有第一面；提供第二基底，所述第二基底包括若干第二芯片区，所述第二基底具有第二面；提供第三芯片；在所述第一区形成第一凹槽，且所述第一面暴露出所述第一凹槽；将所述第三芯片放入所述第一凹槽内，且所述第三芯片的电路与所述第一芯片区的电路耦合。所述半导体结构的形成方法能够提高芯片的集成度和性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图10是本发明实施例的半导体结构形成过程的剖面结构示意图。

请参考图2和图3，图3是图2中第一芯片区的局部剖面结构示意图，提供第一基底100，所述第一基底100包括若干相互分立的第一芯片区I，所述第一基底100具有第一面101。

每个所述第一芯片区I内具有第一功能电路110、第四功能电路140及第一金属互连层120，所述第一功能电路110与所述第一金属互连层120电互连。

所述第一基底100的材料包括半导体材料。

在本实施例中，所述第一基底100的材料包括硅。

在其他实施例中，所述第一基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

在本实施例中，所述第一基底100内具有器件层(图中未标示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。

在本实施例中，所述第一功能电路110为逻辑电路。

在本实施例中，所述第四功能电路140为逻辑电路。

在本实施例中，所述第一金属互连层120的材料包括：铜、铝或钨中的一种或多种组合。

在本实施例中，所述第一芯片区I内还具有第一电互连结构(图中未标示)，所述第一电互连结构用于使所述第一功能电路110与所述第一金属互连层120电互连。所述第一电互连结构包括重叠设置的导电层、以及连接相邻导电层的导电插塞。

在本实施例中，所述第一芯片区I内还具有第四金属互连层150和第四电互连结构(图中未标示)，所述第一面101暴露出所述第四金属互连层150表面，所述第四电互连结构用于使所述第四功能电路140与所述第四金属互连层150电互连。所述第四电互连结构包括重叠设置的导电层、以及连接相邻导电层的导电插塞。

在另一实施例中，所述第一芯片区内还具有第四导电插塞，所述第四导电插塞与所述第四功能电路140电互连，且所述第一面101暴露出所述第四导电插塞表面。

在本实施例中，所述第四金属互连层150的材料包括：铜、铝或钨中的一种或多种组合。

请参考图4，图4为在图3的基础上的示意图，在每个所述第一芯片区I内形成第一凹槽130，且所述第一面101暴露出所述第一凹槽130，所述第一凹槽130暴露出至少部分所述第一金属互连层120表面。

所述第一凹槽130为后续放入第三芯片提供空间。

在本实施例中，所述第一凹槽130底面暴露出所述第一金属互连层120表面。

在其他实施例中，第一凹槽的侧壁面或底面中的一者或两者暴露出第一金属互连层。

在本实施例中，在垂直于所述第一面101的方向上，所述第一凹槽130的深度范围是100微米至500微米。

所述第一凹槽130的深度太小，后续难以将第三芯片放入所述第一凹槽130内，所述第一凹槽130的深度太大，后续以所述半导体结构形成的芯片太厚，增加了制造芯片的材料成本并且使芯片体积变大，因此当所述第一凹槽130的深度范围是100微米至500微米时，能够后续放入所述第三芯片的同时，减少制造芯片的材料成本并且减小芯片的体积。

在另一实施例中，所述第一凹槽的深度范围大于500微米。

第一凹槽的深度范围大于500微米，有利于确保后续第三芯片放入所述第一凹槽内。

在本实施例中，形成所述第一凹槽130的工艺包括激光开槽工艺，所述激光开槽工艺的切割误差为±2微米。

请参考图5，提供若干第三芯片300，所述第三芯片300具有第三面301、与所述第三面301垂直的第四面302以及与所述第三面301相对的第五面303。

所述第三芯片300内还具有第三电互连结构310和第三功能电路(图中未标示)，所述第三电互连结构310与所述第三功能电路电互连。

在本实施例中，所述第五面303暴露出所述第三电互连结构310的表面。

在一实施例中，第四面暴露出第三电互连结构的表面。

在另一实施例中，第四面与第五面均暴露出第三电互连结构的表面。

在本实施例中，所述第三功能电路为数据存储电路，所述数据存储电路包括静态随机存取存储电路。

在另一实施例中，所述第三功能电路为传感器电路，所述传感器电路包括微机电系统传感器。

在本实施例中，所述第三电互连结构310包括引脚或金属垫片中的至少一种。

在本实施例中，所述第三芯片的封装工艺为薄封装工艺。

请参考图6，图6为图4和图5的基础上的示意图，将所述第三芯片300放入所述第一凹槽130内，所述第一面101暴露出所述第三面301，且所述第三芯片300的电路与所述第一芯片区I的电路耦合。

一方面，由于所述第一基底100包括若干分立的第一芯片区I，在每个所述第一芯片区I内形成第一凹槽130，并将所述第三芯片300放入所述第一凹槽130内，因此不仅能够减少所述第三芯片300所占用的面积，从而提高后续形成的芯片的集成度，还能够增加后续形成的芯片的功能；另一方面，由于所述第三芯片300与所述第一芯片区I的电路耦合，因此减少了所述第三芯片300与所述第一芯片区I的电路之间的距离，降低了所述第三芯片300与所述第一芯片区I的电路之间的信号干扰，从而提高了后续形成的芯片的性能。

使所述第三芯片300的电路与所述第一芯片区I的电路耦合的方法包括：将所述第三芯片300放入所述第一凹槽130内后，使所述第三电互连结构310表面与所述第一金属互连层120表面接触。

请参考图7，图7为图6的基础上的示意图，在将所述第三芯片300放入所述第一凹槽130内后，在所述第一凹槽130内、所述第三芯片300表面及所述第一面101形成第一介质层400。

由于在将所述第三芯片300放入所述第一凹槽130内后，在所述第一凹槽130内、所述第三芯片300表面及所述第一面101形成第一介质层400，因此，不仅所述第一介质层400能够填满所述第一凹槽130表面与所述第三芯片300表面之间的间隙，从而使所述第三芯片300与所述第一基底100之间的相对位置固定，以提高所述第三芯片300与所述第一金属互连层120、所述第一功能电路110电互连的可靠性，还能提高所述第一基底100表面的平整度，从而有利于提高后续与所述第二基底键合的键合强度。

在本实施例中，形成所述第一介质层400的方法包括：在所述第一凹槽130内、所述第三芯片300表面及所述第一面101形成初始第一介质层(图中未标示)；对所述初始第一介质层减薄。

减薄所述初始第一介质层不仅能够减小后续以所述半导体结构形成的芯片的厚度，从而实现所述芯片的小型化，还能够进一步增加提高所述第一基底表面的平整度，从而有利于提高后续与所述第二基底键合的键合强度。

在另一实施例中，形成第一介质层的方法包括：在所述第一凹槽130内、所述第三芯片300表面及所述第一面101形成初始第一介质层；平坦化所述初始第一介质层直至暴露出所述第一面101。

在另一实施例中，形成第一介质层的方法为在第一凹槽内、第三芯片表面及第一面上直接采用原子层沉积工艺沉积形成所述第一介质层。

在另一实施例中，不形成所述第一介质层。

在本实施例中，形成所述初始第一介质层的工艺包括原子层沉积工艺。

在本实施例中，减薄所述初始第一介质层的工艺包括：化学机械平坦化工艺或回刻蚀工艺。

在本实施例中，所述第一介质层400具有相对的第六面(图中未标示)与第七面401，所述第六面朝向所述第一面101；所述半导体结构的形成方法还包括：形成所述第一介质层400后，在所述第一介质层400内形成第五金属互连层410和第五电互连结构(图中未标示)，所述第五金属互连层410和第五电互连结构电互连，所述第六面暴露出所述第五电互连结构表面，所述第七面401暴露出所述第五金属互连层410表面，所述第五电互连结构表面与所述第四金属互连层150表面接触，以使所述第五金属互连层410与所述第四功能电路140电互连。

在另一实施例中，所述半导体结构的形成方法还包括：在所述第一介质层内形成第五功能电路，所述第五功能电路与所述第五金属互连层电互连。所述第五功能电路为逻辑电路。

在本实施例中，所述第五金属互连层410的材料包括：铜、铝或钨中的一种或多种组合。

请参考图8，提供第二基底200，所述第二基底200包括若干相互分立的第二芯片区II，所述第二基底200具有第二面201。

所述第二基底200的材料包括半导体材料。

在本实施例中，所述第二基底200的材料包括硅。

在其他实施例中，所述第二基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

在本实施例中，所述第二基底200内具有器件层(图中未示出)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。

请参考图9，图9是图8中第二芯片区的局部剖面结构示意图，每个所述第二芯片区II内具有第二功能电路210及第二金属互连层220，所述第二功能电路210与第二金属互连层220电互连，所述第二面201暴露出所述第二金属互连层220表面。

所述第二功能电路210包括数据存储电路。

所述数据存储电路包括动态随机存取存储电路、相变存取存储电路、磁性随机存取存储电路、阻变式存取存储电路、静态随机存取存储电路、或非门闪存电路、与非门闪存电路和铁电存取存储电路中的至少一种。

在本实施例中，所述第二功能电路210为动态随机存取存储电路。

在本实施例中，所述第二芯片区II内还具有第二电互连结构(图中未标示)，所述第二电互连结构用于使所述第二功能电路210与所述第二金属互连层220电互连。所述第二电互连结构包括重叠设置的导电层、以及连接相邻导电层的导电插塞。

在本实施例中，所述第二金属互连层220的材料包括：铜、铝或钨中的一种或多种组合。

请参考图10，图10是在图7和图9的基础上的示意图，所述半导体结构的形成方法还包括：在将所述第三芯片300放入所述第一凹槽130内后，将所述第二基底200第二面201朝向所述第一基底100第一面101键合，所述第一芯片区I在所述第一基底100表面的投影与所述第二芯片区II在所述第一基底100表面的投影至少部分重合，且所述第一芯片区I的电路与所述第二芯片区II的电路耦合。

一方面，由于将所述第二基底200第二面201朝向所述第一基底100第一面101键合，所述第一芯片区I在所述第一基底100表面的投影与所述第二芯片区II在所述第一基底100表面的投影至少部分重合，因此能够减少所述第二芯片区II或所述第一芯片区I所占用的面积，从而提高后续形成的芯片的集成度；另一方面，由于将所述第一基底100与所述第二基底200键合，所述第一芯片区I在所述第一基底100表面的投影与所述第二芯片区II在所述第一基底100表面的投影至少部分重合，且所述第一芯片区I的电路与所述第二芯片区II的电路耦合，因此减少了所述第二芯片区II的电路与所述第一芯片区I的电路之间的距离，降低了所述第二芯片区II的电路与所述第一芯片区I的电路之间的信号干扰，从而提高了后续形成的芯片的性能；另一方面，由于将所述第一基底100与所述第二基底200键合，因此所述第一芯片区I与所述第二芯片区II之间能够直接进行数据传输，不仅由于无需使用转接板，降低了制造成本，并且提高了所述第一芯片区I与所述第二芯片区II之间的数据传输速度，从而提高了后续形成的芯片的运行速度。

在本实施例中，所述第一芯片区I在所述第一基底100表面的投影与所述第二芯片区II在所述第一基底100表面的投影全部重合。

在另一实施例中，第一芯片区在第一基底表面的投影与第二芯片区在第一基底表面的投影部分重合。

在本实施例中，将所述第二基底200第二面201朝向所述第一基底100第一面101键合的方法包括：在所述第一介质层400内形成所述第五金属互连层410后，对所述第五金属互连层410与所述第二金属互连层220进行高温退火工艺，以使所述第五金属互连层410与所述第二金属互连层220之间形成金属键合。

由于所述第五金属互连层410与所述第二金属互连层220之间形成金属键合，因此增加了所述第二芯片区与第一芯片区之间数据传输的带宽，从而提高了后续形成的芯片的性能。

在另一实施例中，所述第一面暴露出所述第四金属互连层表面，将所述第二基底第二面朝向所述第一基底第一面键合的方法包括：对所述第二金属互连层与所述第四金属互连层进行高温退火工艺，以使所述第二金属互连层与所述第四金属互连层之间形成金属键合。

由于所述第二金属互连层与所述第四金属互连层之间形成金属键合，因此增加了所述第二芯片区与第一芯片区之间数据传输的带宽，从而提高了后续形成的芯片的性能。

在本实施例中，所述半导体结构的形成方法还包括：将所述第二基底200第二面201朝向所述第一基底100第一面101键合后，对所述第一基底100或所述第二基底200中的至少一个减薄，所述减薄的工艺包括化学机械平坦化工艺或回刻蚀工艺。

由于对所述第一基底100或所述第二基底200中的至少一个减薄，因此能够减少后续形成的芯片的厚度，从而实现芯片的小型化。

相应的，本发明实施例还提供一种上述半导体结构的形成方法所形成的半导体结构，请参考图10，包括：第一基底100，所述第一基底100包括若干相互分立的第一芯片区I，所述第一基底100具有第一面101；位于每个所述第一芯片区内I的第一凹槽130，且所述第一面101暴露出所述第一凹槽130；位于所述第一凹槽130内的第三芯片300，所述第三芯片300具有第三面301，所述第一面101暴露出所述第三面301，且所述第三芯片300的电路与所述第一芯片区I的电路耦合。

在本实施例中，所述半导体结构还包括：与所述第一基底100键合的第二基底200，所述第二基底200包括若干相互分立的第二芯片区II，所述第二基底200具有第二面201，所述第二基底200第二面201朝向所述第一基底100第一面101，所述第一芯片区I在所述第一基底100表面的投影与所述第二芯片区II在所述第一基底100表面的投影至少部分重合，且所述第一芯片区I的电路与所述第二芯片区II的电路耦合。

图11是本发明实施例的芯片的形成步骤的剖面结构示意图。

相应的，本发明实施例还提供一种芯片的形成方法，请参考图10和图11。

请参考图10，提供半导体结构。

所述半导体结构包括：第一基底100，所述第一基底100包括若干相互分立的第一芯片区I，所述第一基底100具有第一面101；位于每个所述第一芯片区内I的第一凹槽130，且所述第一面101暴露出所述第一凹槽130；位于所述第一凹槽130内的第三芯片300，所述第三芯片300具有第三面301，所述第一面101暴露出所述第三面301，且所述第三芯片300的电路与所述第一芯片区I的电路耦合。

在本实施例中，所述半导体结构还包括：与所述第一基底100键合的第二基底200，所述第二基底200包括若干相互分立的第二芯片区II，所述第二基底200具有第二面201，所述第二基底200第二面201朝向所述第一基底100第一面101，所述第一芯片区I在所述第一基底100表面的投影与所述第二芯片区II在所述第一基底100表面的投影至少部分重合，且所述第一芯片区I的电路与所述第二芯片区II的电路耦合。

请参考图11，切割所述半导体结构以形成若干独立的芯片，每个所述芯片包括所述第一芯片区I(如图10所示)以及位于所述第一凹槽内的第三芯片300。

由于所述芯片的形成方法所形成的芯片包括第一芯片区I和第三芯片300，因此减少了后续封装时使用的基板的大小。

在本实施例中，每个所述芯片还包括：第二芯片区II(如图10所示)。

由于所述芯片的形成方法所形成的芯片还包括第二芯片区II，因此无需用于第一芯片区与第二芯片区间数据传输的转接板，从而能够减少后续封装芯片的成本和工时，并提高了集成度。

在本实施例中，所述芯片的形成方法还包括：提供第一基板500和第二基板600，将所述芯片的电路与所述第一基板500的电路电互连，将所述第一基板500的电路与所述第二基板600的电路电互连。

在本实施例中，使所述芯片的电路与所述第一基板500的电路形成电互连的工艺包括：锡球焊接工艺。

在本实施例中，使所述第二基板600的电路与所述第一基板500的电路形成电互连的工艺包括：锡球焊接工艺。

在本实施例中，所述第一基板500为封装基板，用于传送所述芯片与所述第二基板600之间的电信号。

在本实施例中，所述第二基板600为印制电路板。

在本实施例中，将所述芯片的电路与所述第一基板500的电路电互连的方法包括：将所述第一基板500的电路与所述第一芯片区I的电路电互连。

在另一实施例中，将所述芯片的电路与所述第一基板的电路电互连的方法包括：将所述第一基板的电路与所述第二芯片区II的电路电互连。

相应的，本发明实施例还提供一种上述芯片的形成方法所形成的芯片，请参考图11，包括：第一芯片区I(如图10所示)；位于每个所述第一芯片区内I的第一凹槽130；位于所述第一凹槽130内的第三芯片300，所述第三芯片300的电路与所述第一芯片区I的电路耦合。

在本实施例中，所述芯片还包括：第二芯片区II(如图10所示)，所述第一芯片区I在所述第一面101的投影与所述第二芯片区II在所述第一面101的投影至少部分重合，且所述第一芯片区I的电路与所述第二芯片区II的电路耦合。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (25)

1.一种半导体结构的形成方法，其特征在于，包括：

提供第一基底，所述第一基底包括若干相互分立的第一芯片区，每个所述第一芯片区内具有第一功能电路、第四功能电路及第一金属互连层，所述第一功能电路与所述第一金属互连层电互连，所述第一功能电路为逻辑电路，所述第一基底具有第一面；

提供若干第三芯片，所述第三芯片具有第三面，所述第三芯片还具有第三电互连结构和第三功能电路，所述第三电互连结构与所述第三功能电路电互连，所述第三功能电路包括数据存储电路或传感器电路；

在每个所述第一芯片区内形成第一凹槽，且所述第一面暴露出所述第一凹槽，且所述第一凹槽暴露出至少部分所述第一金属互连层表面；

将所述第三芯片放入所述第一凹槽内，所述第一面暴露出所述第三面，且所述第三电互连结构表面与所述第一金属互连层表面接触，使所述第三芯片的电路与所述第一芯片区的电路耦合；

在将所述第三芯片放入所述第一凹槽内后，在所述第一凹槽内、所述第三芯片表面及所述第一面形成第一介质层；

在所述第一介质层内形成第五金属互连层，所述第一介质层表面暴露出所述第五金属互连层表面，且所述第五金属互连层与所述第四功能电路电互连。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一介质层的工艺包括原子层沉积工艺。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一介质层的方法包括：在所述第一凹槽内、所述第三芯片表面及所述第一面形成初始第一介质层；对所述初始第一介质层减薄。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三芯片还具有与所述第三面垂直的第四面、与所述第三面相对的第五面，所述第四面和所述第五面中至少一面暴露出所述第三电互连结构的表面。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：提供第二基底，所述第二基底包括若干相互分立的第二芯片区，所述第二基底具有第二面；在将所述第三芯片放入所述第一凹槽内后，将所述第二基底第二面朝向所述第一基底第一面键合，所述第一芯片区在所述第一基底表面的投影与所述第二芯片区在所述第一基底表面的投影至少部分重合，且所述第一芯片区的电路与所述第二芯片区的电路耦合。

6.如权利要求5所述的半导体结构的形成方法，其特征在于，每个所述第二芯片区内具有第二功能电路及第二金属互连层，所述第二功能电路与第二金属互连层电互连；每个所述第一芯片区内还具有第四功能电路及第四金属互连层，所述第四功能电路与第四金属互连层电互连。

7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一面暴露出所述第四金属互连层表面，所述第二面暴露出所述第二金属互连层表面；将所述第二基底第二面朝向所述第一基底第一面键合的方法包括：对所述第二金属互连层与所述第四金属互连层进行金属键合工艺。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第一介质层内形成第五功能电路，所述第五功能电路与所述第五金属互连层电互连。

9.如权利要求1或8所述的半导体结构的形成方法，其特征在于，还包括：

提供第二基底，所述第二基底包括若干相互分立的第二芯片区，所述第二基底具有第二面，每个所述第二芯片区内具有第二功能电路及第二金属互连层，所述第二功能电路与第二金属互连层电互连。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：在所述第一介质层内形成第五金属互连层后，将所述第二基底第二面朝向所述第一基底第一面键合，所述第一芯片区在所述第一基底表面的投影与所述第二芯片区在所述第一基底表面的投影至少部分重合，且所述第一芯片区的电路与所述第二芯片区的电路耦合。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二面暴露出所述第二金属互连层表面；将所述第二基底第二面朝向所述第一基底第一面键合的方法包括：对所述第五金属互连层与所述第二金属互连层进行金属键合工艺。

12.如权利要求5所述的半导体结构的形成方法，其特征在于，还包括：将所述第二基底第二面朝向所述第一基底第一面键合后，对所述第一基底或所述第二基底中的至少一个减薄。

13.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：将所述第二基底第二面朝向所述第一基底第一面键合后，对所述第一基底或所述第二基底中的至少一个减薄。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的工艺包括激光开槽工艺。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，在垂直于所述第一面的方向上，所述第一凹槽的深度范围是100微米至500微米。

16.如权利要求6或1所述的半导体结构的形成方法，其特征在于，所述第四功能电路为逻辑电路。

17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述数据存储电路包括静态随机存取存储电路；所述传感器电路包括微机电系统传感器。

18.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二功能电路包括数据存储电路。

19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述数据存储电路包括动态随机存取存储电路、相变存取存储电路、磁性随机存取存储电路、阻变式存取存储电路、静态随机存取存储电路、或非门闪存电路、与非门闪存电路和铁电存取存储电路中的至少一种。

20.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二功能电路包括数据存储电路。

21.如权利要求20所述的半导体结构的形成方法，其特征在于，所述数据存储电路包括动态随机存取存储电路、相变存取存储电路、磁性随机存取存储电路、阻变式存取存储电路、静态随机存取存储电路、或非门闪存电路、与非门闪存电路和铁电存取存储电路中的至少一种。

22.一种如权利要求1至21中任一所述的形成方法所形成的半导体结构，其特征在于，包括：第一基底，所述第一基底包括若干相互分立的第一芯片区，所述第一基底具有第一面；位于每个所述第一芯片区内的第一凹槽，且所述第一面暴露出所述第一凹槽；

位于所述第一凹槽内的第三芯片，所述第三芯片具有第三面，所述第一面暴露出所述第三面，且所述第三芯片的电路与所述第一芯片区的电路耦合。

23.一种芯片的形成方法，其特征在于，包括：

提供如权利要求1至21中任一所述的半导体结构的形成方法所形成的半导体结构；

切割所述半导体结构以形成若干独立的芯片，每个所述芯片包括所述第一芯片区以及位于所述第一凹槽内的第三芯片。

24.如权利要求23所述的芯片的形成方法，其特征在于，还包括：提供第一基板；将所述芯片的电路与所述第一基板的电路电互连。

25.一种如权利要求23或24所述的芯片的形成方法所形成的芯片。

Images