CN112635451B - 一种芯片封装结构及其封装方法 - Google Patents

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Abstract

一种芯片封装结构及其封装方法，芯片封装结构包括：载体基板，所述载体基板具有第一表面，所述载体基板中具有芯片容纳槽，所述芯片容纳槽朝向所述第一表面；位于所述芯片容纳槽内部的多个内置芯片，所述多个内置芯片沿垂直于芯片容纳槽的底面的方向层叠设置；重布线结构，所述重布线结构位于第一表面且覆盖所述多个内置芯片，所述重布线结构与所述内置芯片电学连接。所述芯片封装结构的的集成度提高。

Description

一种芯片封装结构及其封装方法
技术领域
本发明涉及封装领域，具体涉及一种芯片封装结构及其封装方法。
背景技术
随着集成电路技术的不断发展，电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。而集成电路封装不仅直接影响着集成电路、电子模块乃至整机的性能，而且还制约着整个电子系统的小型化、低成本和可靠性。在集成电路晶片尺寸逐步缩小，集成度不断提高的情况下，电子工业对集成电路封装技术提出了越来越高的要求。因此如何提高封装结构的集成度是本领域的重要课题。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中芯片封装结构集成度较差的问题。
本发明还提供一种芯片封装结构，包括：载体基板，所述载体基板具有第一表面，所述载体基板中具有芯片容纳槽，所述芯片容纳槽朝向所述第一表面；位于所述芯片容纳槽内部的多个内置芯片，所述多个内置芯片沿垂直于芯片容纳槽的底面的方向层叠设置；重布线结构，所述重布线结构位于第一表面且覆盖所述多个内置芯片，所述重布线结构与所述内置芯片电学连接。
可选的，所述多个内置芯片包括第一内置芯片至第N内置芯片，所述第一内置芯片至第N内置芯片在自所述芯片容纳槽的底部至顶部的方向上依次排布，N为大于或等于2的整数；各内置芯片的背面朝向所述芯片容纳槽的底面，各内置芯片的正面的边缘区域均具有芯片焊盘；对于任意相邻层的第k内置芯片和第k+1内置芯片，所述第k内置芯片的芯片焊盘位于所述第k+1内置芯片的侧部，k为大于等于1且小于等于N－1的整数。
可选的，所述第一内置芯片至第N内置芯片均具有焊盘区，每一内置芯片的芯片焊盘均位于焊盘区；第一内置芯片的焊盘区至第N内置芯片的焊盘区呈阶梯状排列。
可选的，对于任意相邻层的第k内置芯片和第k+1内置芯片，所述第k内置芯片的芯片焊盘和所述第k+1内置芯片的芯片焊盘通过键合线连接，所述第N内置芯片的芯片焊盘与所述重布线结构电学连接。
可选的，位于所述芯片容纳槽中若干连接插塞，所述连接插塞具有相对的第一端和第二端，一个连接插塞的第一端对应连接一个内置芯片正面的芯片焊盘；每个所述连接插塞的第二端均与重布线结构连接。
可选的，所述第k+1内置芯片的面积小于或等于第k内置芯片的面积；所述多个内置芯片的厚度之和小于所述芯片容纳槽的深度。
可选的，还包括：填充在所述芯片容纳槽中且覆盖所述多个内置芯片的第一介质层；所述重布线结构与所述第一介质层接触。
可选的，还包括：位于所述重布线结构背向所述若干内置芯片一侧的第二芯片，所述第二芯片的正面朝向重布线结构且与所述重布线导电层电学连接；塑封层，所述塑封层位于所述重布线导电层背向所述内置芯片的一侧且包覆所述第二芯片。
可选的，还包括：导电柱，所述导电柱位于所述重布线结构背向所述内置芯片的一侧，所述导电柱的一端与重布线结构电学连接；所述导电柱背向所述重布线结构的顶面至第一表面的距离大于所述第二芯片的背面至第一表面的距离；所述塑封层还覆盖所述导电柱的侧壁；若干焊球，所述焊球分别位于所述导电柱背向所述重布线结构的顶面。
可选的，所述重布线结构包括第二介质层和重布线导电层，所述重布线导电层位于部分所述第一介质层的表面和部分第一表面，所述第二介质层覆盖所述重布线导电层、重布线导电层侧部的第一介质层的表面、重布线导电层侧部的第一表面；所述导电柱的一端位于部分所述重布线导电层上的第二介质层中且与重布线导电层连接。
可选的，所述第二芯片为控制芯片，所述内置芯片为存储芯片。
可选的，所述载体基板为晶圆。
本发明还提供一种封装方法，用于形成本发明的芯片封装结构，包括：提供载体基板，所述载体基板具有第一表面，所述载体基板中具有芯片容纳槽，所述芯片容纳槽朝向所述第一表面；在所述芯片容纳槽内部放置多个内置芯片，所述多个内置芯片沿垂直于芯片容纳槽的底面的方向层叠设置；在所述芯片容纳槽内部放置多个内置芯片之后，形成重布线结构，所述重布线结构位于第一表面且覆盖所述多个内置芯片，所述重布线结构与所述内置芯片电学连接。
可选的，还包括：在所述重布线结构背向所述若干内置芯片的一侧设置第二芯片，所述第二芯片的正面朝向重布线结构且与所述重布线导电层电学连接；设置第二芯片之后，形成塑封层，所述塑封层位于所述重布线导电层背向所述内置芯片的一侧且包覆所述第二芯片。
可选的，还包括：在形成所述塑封层之前，形成导电柱，所述导电柱位于所述重布线结构背向所述内置芯片的一侧，所述导电柱的一端与重布线结构电学连接；所述导电柱背向所述重布线结构一侧的顶面至第一表面的距离大于所述第二芯片的背面至第一表面的距离；形成所述塑封层之后，所述塑封层还覆盖所述导电柱的侧壁且暴露出所述导电柱背向所述重布线结构一侧的顶面；在所述导电柱背向所述重布线结构一侧的顶面分别形成焊球。
本发明技术方案，具有如下优点：
1.本发明技术方案提供的芯片封装结构，所述载体基板中具有芯片容纳槽，多个内置芯片位于所述芯片容纳槽中，这样内置芯片充分利用了载体基板本身的空间，需要在为内置芯片提供额外的封装空间，有效的提高了芯片封装结构的集成度。
2.进一步，所述多个内置芯片包括第一内置芯片至第N内置芯片，所述第一内置芯片至第N内置芯片在自所述芯片容纳槽的底部至顶部的方向上依次排布；各内置芯片的背面朝向所述芯片容纳槽的底面，各内置芯片的正面的边缘区域均具有芯片焊盘；对于任意相邻层的第k内置芯片和第k+1内置芯片，所述第k内置芯片的芯片焊盘位于所述第k+1内置芯片的侧部，这样第k+1内置芯片不会将第k内置芯片的芯片焊盘阻挡住，每个内置芯片的芯片焊盘均可以进行电性连接。
3.进一步，还包括：填充在所述芯片容纳槽中且覆盖所述多个内置芯片的第一介质层；所述重布线结构与所述第一介质层接触。通过第一介质层将所述若干个内置芯片固定在所述芯片容纳槽中。且由于采用第一介质层填充在所述芯片容纳槽中的方式，因此内置芯片与所述芯片容纳槽之间的固定无需对内置芯片本身的尺寸有较多的限制。
4.进一步，还包括：位于所述重布线结构背向所述若干内置芯片一侧的第二芯片，所述第二芯片的正面朝向重布线结构且与所述重布线导电层电学连接；塑封层，所述塑封层位于所述重布线导电层背向所述内置芯片的一侧且包覆所述第二芯片。第二芯片通过重布线结构实现了与内置芯片的电学连接。
5.进一步，还包括：导电柱，所述导电柱位于所述重布线结构背向所述内置芯片的一侧，所述导电柱的一端与重布线结构电学连接；所述导电柱背向所述重布线结构的顶面至第一表面的距离大于所述第二芯片的背面至第一表面的距离；所述塑封层还覆盖所述导电柱的侧壁；若干焊球，所述焊球分别位于所述导电柱背向所述重布线结构的顶面。由于导电柱背向所述重布线结构的顶面至第一表面的距离大于所述第二芯片的背面至第一表面的距离，因此所述焊球的大小不需要受到第二芯片的位置的限制，所述焊球在载体基板上的投影和第二芯片在载体基板上的投影可以具有重叠面积，与第二芯片相邻的导电柱可以与第二芯片之间的距离减小。进一步的提高了芯片封装结构的集成度。
6.进一步，所述载体基板为晶圆。所述载体基板为晶圆时，能够在载体基板上进行精细的制程工艺，在载体基板上形成的图形的特征尺寸能够较小。具体的，重布线结构能够实现特征尺寸较小，以及本发明中的导电柱的特征尺寸也能够做到较小。这样能实现芯片封装结构在横向和纵向上集成度的进一步提高。
7.本发明技术方案提供的封装方法，提供载体基板，所述载体基板具有第一表面，所述载体基板中具有芯片容纳槽，所述芯片容纳槽朝向所述第一表面；在所述芯片容纳槽内部放置多个内置芯片，所述多个内置芯片沿垂直于芯片容纳槽的底面的方向层叠设置；在所述芯片容纳槽内部放置多个内置芯片之后，形成重布线结构，所述重布线结构位于第一表面且覆盖所述多个内置芯片，所述重布线结构与所述内置芯片电学连接。这样内置芯片充分利用了载体基板本身的空间，需要在为内置芯片提供额外的封装空间，有效的提高了芯片封装结构的集成度。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图12是本发明一实施例提供的芯片封装结构形成过程的结构示意图。
具体实施方式
经过研究发现，在封装存储芯片和控制芯片时，一种方案为：将存储芯片和控制芯片放在封装载体的同一侧；另一种方案为：在封装载体的一侧设置存储芯片，在封装载体的另一侧设置控制芯片。该两种方案均使用塑封材料将完全包裹存储芯片和控制芯片。由于封装载体为PCB板，封装载体的工艺节点和尺寸均较大。由于存储芯片和控制芯片均凸出于封装载体表面，使得封装体体积较大，不利于更高密度的封装要求。
进一步，因为大量的塑封材料的使用，在不利于封装载体散热的同时也会造成较大的翘曲，对后续封装体的可靠性造成影响。
基于此，本发明实施例提供一种芯片封装结构，包括：载体基板，所述载体基板具有第一表面，所述载体基板中具有芯片容纳槽，所述芯片容纳槽朝向所述第一表面；位于所述芯片容纳槽内部的多个内置芯片，所述多个内置芯片沿垂直于芯片容纳槽的底面的方向层叠设置；重布线结构，所述重布线结构位于第一表面且覆盖所述多个内置芯片，所述重布线结构与所述内置芯片电学连接。所述芯片封装结构的的集成度提高。
下面参考图1至图12具体介绍形成芯片封装结构的各个步骤。
参考图1，提供载体基板100，所述载体基板100具有第一表面。
所述载体基板100具有相对的第一表面和第二表面。
本实施例中，所述载体基板100为晶圆，例如为硅晶圆。当所述载体基板100为晶圆时，能够在晶圆上进行精细的制程工艺，在载体基板100上形成的图形的特征尺寸能够较小，例如后续的重布线结构能够实现特征尺寸较小，以及后续的导电柱的特征尺寸也能够做到较小。这样能实现芯片封装结构在横向和纵向上集成度的进一步提高。
在其他实施例中，所述载体基板为PCB板。
参考图2，在所述载体基板100中形成芯片容纳槽101，所述芯片容纳槽101朝向所述第一表面。
采用刻蚀工艺在所述载体基板100中形成芯片容纳槽101，所述芯片容纳槽101贯穿部分厚度的载体基板100。
参考图3，在所述芯片容纳槽100内部放置多个内置芯片120，所述多个内置芯片120沿垂直于芯片容纳槽100的底面的方向层叠设置。
本实施例中，以所述内置芯片120为存储芯片为示例。由于所述芯片容纳槽101内部放置多个存储芯片，因此使得封装结构实现更高的存储功能。
所述多个内置芯片120包括第一内置芯片至第N内置芯片，所述第一内置芯片至第N内置芯片在自所述芯片容纳槽101的底部至顶部的方向上依次排布，N为大于或等于2的整数。
各内置芯片120的背面朝向所述芯片容纳槽101的底面，各内置芯片120的正面的边缘区域均具有芯片焊盘121。
对于任意相邻层的第k内置芯片和第k+1内置芯片，所述第k内置芯片的芯片焊盘121位于所述第k+1内置芯片的侧部，k为大于等于1且小于等于N－1的整数。这样第k+1内置芯片121不会将第k内置芯片的芯片焊盘121阻挡住，每个内置芯片的芯片焊盘121均可以进行电性连接。
所述第一内置芯片至第N内置芯片均具有焊盘区，每一内置芯片的芯片焊盘121均位于焊盘区；第一内置芯片的焊盘区至第N内置芯片的焊盘区呈阶梯状排列。
参考图4，对于任意相邻层的第k内置芯片和第k+1内置芯片，所述第k内置芯片的芯片焊盘121和所述第k+1内置芯片的芯片焊盘121通过键合线130连接。
所述第k+1内置芯片的面积小于或等于第k内置芯片的面积。
所述多个内置芯片的厚度之和小于所述芯片容纳槽101的深度。
参考图5，在所述芯片容纳槽101中形成覆盖所述多个内置芯片120的第一介质层140。
所述第一介质层140的材料为氧化硅或者氮化硅。
形成所述第一介质层140的方法包括：在所述芯片容纳槽101中以及芯片容纳槽101侧部的第一表面上形成第一介质材料层；平坦化所述第一介质材料层直至暴露出载体基板100的第一表面。
本实施例中，所述第一介质层140还将键合线130包覆。
本实施例中，通过第一介质层140将所述若干个内置芯片120固定在所述芯片容纳槽101中。且由于采用第一介质层140填充在所述芯片容纳槽101中的方式，因此内置芯片120与所述芯片容纳槽101之间的固定无需对内置芯片120本身的尺寸有较多的限制。也就是说，不需要内置芯片120的尺寸与所述芯片容纳槽101的尺寸相近，小于所述芯片容纳槽101的任意尺寸的内置芯片120均可放置在所述芯片容纳槽101中并被第一介质层140固定。
参考图6，在部分所述第一介质层140中形成开口141，所述开口141暴露出第N内置芯片的芯片焊盘121，也就是，开口141暴露出最顶层的内置芯片的芯片焊盘121。
参考图7，形成重布线结构，所述重布线结构位于第一表面且覆盖所述多个内置芯片120，所述重布线结构与所述内置芯片120电学连接。
在形成重布线结构的过程中形成位于所述开口141中的导电插塞142。
所述重布线结构与所述第一介质层140接触。
所述重布线结构包括第二介质层152和重布线导电层151，所述重布线导电层151位于部分所述第一介质层140的表面和部分第一表面，所述第二介质层152覆盖所述重布线导电层151、重布线导电层151侧部的第一介质层140的表面、重布线导电层151侧部的第一表面。
本实施例中，还刻蚀了所述第二介质层152，使得第二介质层152暴露出部分重布线导电层151的表面。
本实施例中，在形成重布线导电层151的过程中形成导电插塞142，重布线导电层151和导电插塞142的材料一致，简化了工艺。
所述第N内置芯片的芯片焊盘121与所述重布线结构电学连接，具体的，所述第N内置芯片的芯片焊盘121通过导电插塞142与重布线导电层151电学连接。
参考图8，形成导电柱160，所述导电柱160位于所述重布线结构背向所述内置芯片120的一侧，所述导电柱160的一端与重布线结构电学连接。
所述导电柱160的一端位于部分所述重布线导电层151上的第二介质层152中且与重布线导电层151连接。
参考图9，在所述重布线结构背向所述若干内置芯片120的一侧设置第二芯片170，所述第二芯片170的正面朝向重布线结构且与所述重布线导电层电学连接。
本实施例中，所述第二芯片170为控制芯片。所述控制芯片控制所述存储芯片的工作。
所述导电柱160背向所述重布线结构一侧的顶面至第一表面的距离大于所述第二芯片170的背面至第一表面的距离。
在一个实施例中所述导电柱160背向所述重布线结构一侧的顶面至第一表面的距离、与所述第二芯片170的背面至第一表面的距离之差为5微米至10微米。
参考图10，设置第二芯片170和形成导电柱160之后，形成塑封层180，所述塑封层180位于所述重布线导电层背向所述内置芯片120的一侧且包覆所述第二芯片170。
由于若干内置芯片120位于芯片容纳槽中，所述塑封层180无需包覆内置芯片120，使得塑封层180的厚度较薄，且由于芯片封装结构在水平方向上的集成度也能够提高，因此塑封层180在水平方向上的尺寸也能降低。最终使得塑封层180的材料用量大大减少，能够提高芯片封装结构的散热能力。其次，由于塑封层180的材料用量大大减少，因此能改善芯片封装结构的整体的翘曲。
当所述载体基板100为晶圆时，载体基板100的材料为良导热体，从而能够提高芯片封装结构的散热性能。
形成所述塑封层180之后，所述塑封层180还覆盖所述导电柱160的侧壁且暴露出所述导电柱160背向所述重布线结构一侧的顶面。
参考图11，在所述导电柱160背向所述重布线结构一侧的顶面分别形成焊球190。
由于导电柱160背向所述重布线结构的顶面至第一表面的距离大于所述第二芯片170的背面至第一表面的距离，因此所述焊球190的大小不需要受到第二芯片的位置的限制，所述焊球190在载体基板100上的投影和第二芯片170在载体基板100上的投影可以具有重叠面积，与第二芯片170相邻的导电柱160可以与第二芯片170之间的距离减小。进一步的提高了芯片封装结构的集成度。
参考图12，对载体基板100的第二表面进行减薄。
在一个具体的实施例中，对载体基板100的第二表面进行减薄之后，载体基板100的厚度可以达到100微米以下。
相应的，本实施例还提供一种芯片封装结构，参考图12，包括：载体基板100，所述载体基板100具有第一表面，所述载体基板100中具有芯片容纳槽101(参考图2)，所述芯片容纳槽101朝向所述第一表面；位于所述芯片容纳槽101内部的多个内置芯片120，所述多个内置芯片120沿垂直于芯片容纳槽101的底面的方向层叠设置；重布线结构，所述重布线结构位于第一表面且覆盖所述多个内置芯片120，所述重布线结构与所述内置芯片120电学连接。
所述多个内置芯片120包括第一内置芯片至第N内置芯片，所述第一内置芯片至第N内置芯片在自所述芯片容纳槽101的底部至顶部的方向上依次排布，N为大于或等于2的整数；各内置芯片120的背面朝向所述芯片容纳槽101的底面，各内置芯片120的正面的边缘区域均具有芯片焊盘121(参考图3)。
对于任意相邻层的第k内置芯片和第k+1内置芯片，所述第k内置芯片的芯片焊盘121位于所述第k+1内置芯片的侧部，k为大于等于1且小于等于N－1的整数。
所述第一内置芯片至第N内置芯片均具有焊盘区，每一内置芯片的芯片焊盘121均位于焊盘区；第一内置芯片的焊盘区至第N内置芯片的焊盘区呈阶梯状排列。
对于任意相邻层的第k内置芯片和第k+1内置芯片，所述第k内置芯片的芯片焊盘和所述第k+1内置芯片的芯片焊盘通过键合线130(参考图4)连接，所述第N内置芯片的芯片焊盘121与所述重布线结构电学连接，具体的，所述第N内置芯片的芯片焊盘121通过导电插塞142与重布线导电层151电学连接。
所述第k+1内置芯片的面积小于或等于第k内置芯片的面积；所述多个内置芯片120的厚度之和小于所述芯片容纳槽101的深度。
所述芯片封装结构还包括：填充在所述芯片容纳槽101中且覆盖所述多个内置芯片的第一介质层140；所述重布线结构与所述第一介质层140接触。
所述重布线结构包括第二介质层152和重布线导电层151，所述重布线导电层151位于部分所述第一介质层140的表面和部分第一表面，所述第二介质层152覆盖所述重布线导电层151、重布线导电层151侧部的第一介质层140的表面、重布线导电层151侧部的第一表面。
所述第一介质层140还将键合线130包覆。
所述芯片封装结构还包括：位于所述重布线结构背向所述若干内置芯片120一侧的第二芯片170，所述第二芯片170的正面朝向重布线结构且与所述重布线导电层电学连接；塑封层180，所述塑封层180位于所述重布线导电层背向所述内置芯片120的一侧且包覆所述第二芯片170。
所述芯片封装结构还包括：导电柱160，所述导电柱160位于所述重布线结构背向所述内置芯片120的一侧，所述导电柱160的一端与重布线结构电学连接；所述导电柱160背向所述重布线结构的顶面至第一表面的距离大于所述第二芯片170的背面至第一表面的距离。
所述塑封层180还覆盖所述导电柱160的侧壁。
所述芯片封装结构还包括：若干焊球190，所述焊球190分别位于所述导电柱160背向所述重布线结构的顶面。
所述导电柱160的一端位于部分所述重布线导电层151上的第二介质层152中且与重布线导电层151连接。
所述第二芯片170为控制芯片，所述内置芯片120为存储芯片。
相应的，本发明另一实施例还提供一种芯片封装结构，本实施例的芯片封装结构与前一实施例的芯片封装结构的区别在于：芯片焊盘121与重布线结构连接方式不同，具体的，本实施例中，所述芯片封装结构包括：位于所述芯片容纳槽中若干连接插塞，所述连接插塞具有相对的第一端和第二端，一个连接插塞的第一端对应连接一个内置芯片正面的芯片焊盘；每个所述连接插塞的第二端均与重布线结构连接。具体的，每个所述连接插塞的第二端均与重布线导电层连接。关于本实施例的芯片封装结构与前一实施例的芯片封装结构相同的部分不再详述。
相应的，本实施例的封装方法与前述实施例的封装方法的区别在于：在所述芯片容纳槽内部放置多个内置芯片之后，在所述芯片容纳槽中形成覆盖所述多个内置芯片的第一介质层；在第一介质层中形成若干连接插塞，一个连接插塞的第一端对应连接一个内置芯片正面的芯片焊盘；形成重布线结构之后，每个所述连接插塞的第二端均与重布线结构连接，具体的，每个所述连接插塞的第二端均与重布线导电层连接。关于本实施例的封装方法与前一实施例的封装方法相同的部分不再详述。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (11)

1.一种芯片封装结构，其特征在于，包括：
载体基板，所述载体基板具有第一表面，所述载体基板中具有芯片容纳槽，所述芯片容纳槽朝向所述第一表面；
位于所述芯片容纳槽内部的多个内置芯片，所述多个内置芯片沿垂直于芯片容纳槽的底面的方向层叠设置；
重布线结构，所述重布线结构位于第一表面且覆盖所述多个内置芯片，所述重布线结构与所述内置芯片电学连接；
位于所述重布线结构背向所述若干内置芯片一侧的第二芯片，所述第二芯片的正面朝向重布线结构且与所述重布线导电层电学连接；
塑封层，所述塑封层位于所述重布线导电层背向所述内置芯片的一侧且包覆所述第二芯片；
导电柱，所述导电柱位于所述重布线结构背向所述内置芯片的一侧，所述导电柱的一端与重布线结构电学连接；所述导电柱背向所述重布线结构的顶面至第一表面的距离大于所述第二芯片的背面至第一表面的距离；所述塑封层还覆盖所述导电柱的侧壁；
若干焊球，所述焊球分别位于所述导电柱背向所述重布线结构的顶面。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述多个内置芯片包括第一内置芯片至第N内置芯片，所述第一内置芯片至第N内置芯片在自所述芯片容纳槽的底部至顶部的方向上依次排布，N为大于或等于2的整数；各内置芯片的背面朝向所述芯片容纳槽的底面，各内置芯片的正面的边缘区域均具有芯片焊盘；
对于任意相邻层的第k内置芯片和第k+1内置芯片，所述第k内置芯片的芯片焊盘位于所述第k+1内置芯片的侧部，k为大于等于1且小于等于N－1的整数。
3.根据权利要求2所述的芯片封装结构，其特征在于，所述第一内置芯片至第N内置芯片均具有焊盘区，每一内置芯片的芯片焊盘均位于焊盘区；第一内置芯片的焊盘区至第N内置芯片的焊盘区呈阶梯状排列。
4.根据权利要求2所述的芯片封装结构，其特征在于，对于任意相邻层的第k内置芯片和第k+1内置芯片，所述第k内置芯片的芯片焊盘和所述第k+1 内置芯片的芯片焊盘通过键合线连接，所述第N内置芯片的芯片焊盘与所述重布线结构电学连接。
5.根据权利要求2所述的芯片 封装结构，其特征在于，位于所述芯片容纳槽中若干连接插塞，所述连接插塞具有相对的第一端和第二端，一个连接插塞的第一端对应连接一个内置芯片正面的芯片焊盘；每个所述连接插塞的第二端均与重布线结构连接。
6.根据权利要求2所述的芯片 封装结构，其特征在于，所述第k+1内置芯片的面积小于或等于第k内置芯片的面积；所述多个内置芯片的厚度之和小于所述芯片容纳槽的深度。
7.根据权利要求1至6任意一项所述的芯片封装结构，其特征在于，还包括：填充在所述芯片容纳槽中且覆盖所述多个内置芯片的第一介质层；所述重布线结构与所述第一介质层接触。
8.根据权利要求1所述的芯片封装结构，其特征在于，所述重布线结构包括第二介质层和重布线导电层，所述重布线导电层位于部分所述第一介质层的表面和部分第一表面，所述第二介质层覆盖所述重布线导电层、重布线导电层侧部的第一介质层的表面、重布线导电层侧部的第一表面；
所述导电柱的一端位于部分所述重布线导电层上的第二介质层中且与重布线导电层连接。
9.根据权利要求1所述的芯片封装结构，其特征在于，所述第二芯片为控制芯片，所述内置芯片为存储芯片。
10.根据权利要求1所述的芯片封装结构，其特征在于，所述载体基板为晶圆。
11.一种封装方法，用于形成权利要求要1～10任意一项所述的芯片封装结构，其特征在于，包括：
提供载体基板，所述载体基板具有第一表面，所述载体基板中具有芯片容纳槽，所述芯片容纳槽朝向所述第一表面；
在所述芯片容纳槽内部放置多个内置芯片，所述多个内置芯片沿垂直于芯片容纳槽的底面的方向层叠设置；
在所述芯片容纳槽内部放置多个内置芯片之后，形成重布线结构，所述重布线结构位于第一表面且覆盖所述多个内置芯片，所述重布线结构与所述内置芯片电学连接；
在所述重布线结构背向所述若干内置芯片的一侧设置第二芯片，所述第二芯片的正面朝向重布线结构且与所述重布线导电层电学连接；
设置第二芯片之后，形成塑封层，所述塑封层位于所述重布线导电层背向所述内置芯片的一侧且包覆所述第二芯片；
还包括：在形成所述塑封层之前，形成导电柱，所述导电柱位于所述重布线结构背向所述内置芯片的一侧，所述导电柱的一端与重布线结构电学连接；所述导电柱背向所述重布线结构一侧的顶面至第一表面的距离大于所述第二芯片的背面至第一表面的距离；形成所述塑封层之后，所述塑封层还覆盖所述导电柱的侧壁且暴露出所述导电柱背向所述重布线结构一侧的顶面；在所述导电柱背向所述重布线结构一侧的顶面分别形成焊球。
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Publication number Priority date Publication date Assignee Title
JP2002076167A (ja) * 2000-08-29 2002-03-15 Sony Corp 半導体チップ、積層型半導体パッケージ、及びそれらの作製方法
JP2002319765A (ja) * 2000-12-27 2002-10-31 Ngk Spark Plug Co Ltd 埋め込み樹脂
US7217994B2 (en) * 2004-12-01 2007-05-15 Kyocera Wireless Corp. Stack package for high density integrated circuits
US8872312B2 (en) * 2011-09-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. EMI package and method for making same
CN209029376U (zh) * 2018-12-26 2019-06-25 华进半导体封装先导技术研发中心有限公司 一种基于基板的ipd集成封装结构
CN110767615A (zh) * 2019-10-14 2020-02-07 华天科技（西安）有限公司 一种ssd存储芯片封装结构及制造方法
CN213401154U (zh) * 2020-12-08 2021-06-08 江苏中科智芯集成科技有限公司 一种半导体封装结构

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