JP5875996B2 - フリップフロップ回路 - Google Patents
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- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
Description
これらのMOSトランジスタは、第5のpMOSトランジスタPM5と、第6のpMOSトランジスタPM6と、第7のpMOSトランジスタPM7と、第3のnMOSトランジスタNM3と、第4のnMOSトランジスタNM4と、第5のnMOSトランジスタNM5でスレーブラッチ回路SRCのOR−AND−Inverter(OAI)回路と、第8のpMOSトランジスタPM8と、第9のpMOSトランジスタPM9と、第6のnMOSトランジスタNM6と、第7のnMOSトランジスタNM7でNAND回路を構成している。
また、第2の信号CPNが”High”レベルであり且つ中間ノードAの信号が”Low”レベルである場合は、第9のnMOSトランジスタNM9がオン、第10のnMOSトランジスタNM10がオフ、第10のpMOSトランジスタPM10がオン、第4のpMOSトランジスタPM4がオフになっている。
第4の入力nMOSトランジスタNX4は、第1のノードZ1に(第5の入力nMOSトランジスタNX5を介して)ドレインが接続され、接地VSSにソースが接続され、テスト端子TTIにゲートが接続されている。
第5の入力pMOSトランジスタPX5は、第4の入力pMOSトランジスタPX4のドレインと第1のノードZ1との間に接続され、第4のノードZ4にゲートが接続されている。
第3のpMOSトランジスタPM3は、第1および第2のpMOSトランジスタPM1、PM2のドレインにソースが接続され、マスタラッチ回路MRCとスレーブラッチ回路SRCを接続する中間ノードAにドレインが接続されている。
また、第4のpMOSトランジスタPM4のソースは、第5のpMOSトランジスタPM5のドレインと第6のpMOSトランジスタPM6のソースに接続されている(図2の点線)。
また、第4のpMOSトランジスタPM4のドレインは、第3のnMOSトランジスタNM3のソースと、第4のnMOSトランジスタNM4と第5のnMOSトランジスタNM5のドレインに接続されている(図2の点線)。
このように、実施例1に係るフリップフロップ回路100は、比較例に係るフリップフロップ回路100Xと比較して、マスタラッチ回路MRCとスレーブラッチ回路SRCとの間で、MOSトランジスタが共有化されている。
また、第4のpMOSトランジスタPM4のソースは、第5のpMOSトランジスタPM5のドレインと第6のpMOSトランジスタPM6のソースに接続されている(図4の点線)。
このように、実施例2に係るフリップフロップ回路200は、比較例に係るフリップフロップ回路200Xと比較して、マスタラッチ回路MRCとスレーブラッチ回路SRCとの間で、MOSトランジスタが共有化されている。
MRC マスタラッチ回路
SRC スレーブラッチ回路
TD データ端子
TCP クロック端子
TQ 出力端子
TTI テスト端子
TTE 切替端子
IND データ入力回路
INCP クロック入力回路
INTI テスト入力回路
INTE 切替入力回路
OQ 出力回路
Claims (8)
- 電源にソースが接続され、データ信号に基づいた第1の信号が供給される第1のノードにゲートが接続された第1のpMOSトランジスタと、
前記電源にソースが接続され、クロック信号に基づいた第2の信号が供給される第2のノードにゲートが接続された第2のpMOSトランジスタと、
前記第1および第2のpMOSトランジスタのドレインにソースが接続され、マスタラッチとスレーブラッチを接続する中間ノードにドレインが接続された第3のpMOSトランジスタと、
前記中間ノードと前記第3のpMOSトランジスタのドレインにドレインが接続され、前記第1のノードがゲートに接続された第1のnMOSトランジスタと、
前記中間ノードと前記第3のpMOSトランジスタと前記第1のnMOSトランジスタのドレインにドレインが接続され、接地にソースが接続され、前記第3のpMOSトランジスタのゲートにゲートが接続された第2のnMOSトランジスタと、
前記第3のpMOSトランジスタと前記第2のnMOSトランジスタのゲートにドレインが接続され、前記第2のノードにゲートが接続された第4のpMOSトランジスタと、
前記電源にソースが接続され、前記中間ノードにゲートが接続された第5のpMOSトランジスタと、
前記第5のpMOSトランジスタのドレインにソースが接続され、スレーブラッチの出力信号が供給される第3のノードにドレインが接続され、前記第2のノードにゲートが接続された第6のpMOSトランジスタと、
前記電源にソースが接続され、前記第3のノードと前記第6のpMOSトランジスタのドレインにドレインが接続された第7のpMOSトランジスタと、
前記第3のノードと前記第6および前記第7のpMOSトランジスタのドレインにドレインが接続され、前記第7のpMOSトランジスタのゲートにゲートが接続された第3のnMOSトランジスタと、
前記第3のnMOSトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記中間ノードにゲートが接続された第4のnMOSトランジスタと、
前記第3のnMOSトランジスタのソースと前記第4のnMOSトランジスタのドレインにドレインが接続され、前記接地にソースが接続され、前記第2のノードにゲートが接続された第5のnMOSトランジスタと、
前記電源にソースが接続され、前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートにドレインが接続され、前記第2のノードにゲートが接続された第8のpMOSトランジスタと、
前記電源にソースが接続され、前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートと前記第8のpMOSトランジスタのドレインにドレインが接続され、前記第3のノードにゲートが接続された第9のpMOSトランジスタと、
前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートと、前記第8および前記第9のpMOSトランジスタのドレインにドレインが接続され、前記第3のノードにゲートが接続された第6のnMOSトランジスタと、
前記第6のnMOSトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記第2のノードにゲートが接続された第7のnMOSトランジスタと、を備え、
前記第3のノードの第3の信号に基づいて出力信号を出力し、
前記第1のnMOSトランジスタのソースは、前記第6のnMOSトランジスタのソースと前記第7のnMOSトランジスタのドレインに接続され、
前記第4のpMOSトランジスタのソースは、前記第5のpMOSトランジスタのドレインと前記第6のpMOSトランジスタのソースに接続され、
前記第4のpMOSトランジスタのドレインは、前記第3のnMOSトランジスタのソースと前記第4および前記第5のnMOSトランジスタのドレインに接続されている
ことを特徴とするフリップフロップ回路。 - 前記データ信号が供給されるデータ端子と、
前記クロック信号が供給されるクロック端子と、
前記出力信号を出力する出力端子と、
前記データ信号が前記データ端子を介して供給され、前記第1の信号を前記第1のノードに出力するデータ入力回路と、
前記クロック信号が前記クロック端子を介して供給され、前記第2の信号を前記第2のノードに出力するクロック入力回路と、
前記第3の信号が前記第3のノードを介して供給され、前記出力信号を出力端子に出力する出力回路と、をさらに備える
ことを特徴とする請求項1に記載のフリップフロップ回路。 - スキャンテストデータ信号が供給されるテスト端子と、
切替信号が供給される切替端子と、
前記スキャンテストデータ信号が前記テスト端子を介して供給され、前記スキャンテストデータ信号に基づいた第4の信号を前記第1のノードに出力するテスト入力回路と、
前記切替信号が前記切替端子を介して供給され、前記切替信号に基づいた第5の信号を第4のノードに出力する切替入力回路と、をさらに備え、
前記切替信号と前記第5の信号とに応じて、前記データ入力回路が出力する前記第1の信号、又は、前記テスト入力回路が出力する前記第4の信号の何れか一方のみが、前記第1のノードに供給される
ことを特徴とする請求項1に記載のフリップフロップ回路。 - 前記第5のpMOSトランジスタのソースにソースが接続され、前記第5のpMOSトランジスタのドレインにドレインが接続され、前記第5のpMOSトランジスタのゲートにゲートが接続された追加pMOSトランジスタと、
前記第4のnMOSトランジスタのソースにソースが接続され、前記第4のnMOSトランジスタのドレインにドレインが接続され、前記第4のnMOSトランジスタのゲートにゲートが接続された第1の追加nMOSトランジスタと、
前記第5のnMOSトランジスタのソースにソースが接続され、前記第5のnMOSトランジスタのドレインにドレインが接続され、前記第5のnMOSトランジスタのゲートにゲートが接続された第2の追加nMOSトランジスタと、
前記第7のnMOSトランジスタのソースにソースが接続され、前記第7のnMOSトランジスタのドレインにドレインが接続され、前記第7のnMOSトランジスタのゲートにゲートが接続された第3の追加nMOSトランジスタと、の少なくとも何れか1つをさらに備える
ことを特徴とする請求項1に記載のフリップフロップ回路。 - 前記追加pMOSトランジスタのサイズは、前記第5のpMOSトランジスタのサイズと同じであり、
前記第1の追加nMOSトランジスタのサイズは、前記第4のnMOSトランジスタのサイズと同じであり、
前記第2の追加nMOSトランジスタのサイズは、前記第5のnMOSトランジスタのサイズと同じであり、
前記第3の追加nMOSトランジスタのサイズは、前記第7のnMOSトランジスタのサイズと同じであることを特徴とする請求項4に記載のフリップフロップ回路。 - 電源にソースが接続され、データ信号に基づいた第1の信号が供給される第1のノードにゲートが接続された第1のpMOSトランジスタと、
前記電源にソースが接続され、クロック信号に基づいた第2の信号が供給される第2のノードにゲートが接続された第2のpMOSトランジスタと、
前記第1および第2のpMOSトランジスタのドレインにソースが接続され、マスタラッチとスレーブラッチを接続する中間ノードにドレインが接続された第3のpMOSトランジスタと、
前記中間ノードと前記第3のpMOSトランジスタのドレインにドレインが接続され、前記第1のノードがゲートに接続された第1のnMOSトランジスタと、
前記中間ノードと前記第3のpMOSトランジスタと前記第1のnMOSトランジスタのドレインにドレインが接続され、接地にソースが接続され、前記第3のpMOSトランジスタのゲートにゲートが接続された第2のnMOSトランジスタと、
前記第3のpMOSトランジスタと前記第2のnMOSトランジスタのゲートにドレインが接続され、前記第2のノードにゲートが接続された第4のpMOSトランジスタと、
前記電源にソースが接続され、前記第3のpMOSトランジスタと前記第2のnMOSトランジスタのゲートと、前記第4のpMOSトランジスタのドレインにドレインが接続され、クリア信号がゲートに供給される第1のクリア用pMOSトランジスタと、
前記電源にソースが接続され、前記中間ノードにゲートが接続された第5のpMOSトランジスタと、
前記第5のpMOSトランジスタのドレインにソースが接続され、スレーブラッチの出力信号が供給される第3のノードにドレインが接続され、前記第2のノードにゲートが接続された第6のpMOSトランジスタと、
前記電源にソースが接続され、前記第3のノードと前記第6のpMOSトランジスタのドレインにドレインが接続された第7のpMOSトランジスタと、
前記電源にソースが接続され、前記第3のノードと、前記第6および前記第7のpMOSトランジスタのドレインにドレインが接続され、前記クリア信号がゲートに供給される第2のクリア用pMOSトランジスタと、
前記第3のノードと前記第6と前記第7および前記第2のクリア用pMOSトランジスタのドレインにドレインが接続され、前記第7のpMOSトランジスタのゲートにゲートが接続された第3のnMOSトランジスタと、
前記第3のnMOSトランジスタのソースと、前記第3のpMOSトランジスタと前記第2のnMOSトランジスタのゲートと、前記第4のpMOSトランジスタと前記第1のクリア用pMOSトランジスタのドレインとドレインが接続され、前記クリア信号がゲートに供給される第1のクリア用nMOSトランジスタと、
前記第1のクリア用nMOSトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記中間ノードにゲートが接続された第4のnMOSトランジスタと、
前記第1のクリア用nMOSトランジスタのソースと前記第4のnMOSトランジスタのドレインにドレインが接続され、前記接地にソースが接続され、前記第2のノードにゲートが接続された第5のnMOSトランジスタと、
前記電源にソースが接続され、前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートにドレインが接続され、前記第2のノードにゲートが接続された第8のpMOSトランジスタと、
前記電源にソースが接続され、前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートと前記第8のpMOSトランジスタのドレインにドレインが接続され、前記第3のノードにゲートが接続された第9のpMOSトランジスタと、
前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートと、前記第8および前記第9のpMOSトランジスタのドレインにドレインが接続され、前記第3のノードにゲートが接続された第6のnMOSトランジスタと、
前記第6のnMOSトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記第2のノードにゲートが接続された第7のnMOSトランジスタと、を備え、
前記第3のノードの第3の信号に基づいて出力信号を出力し、
前記第1のnMOSトランジスタのソースは、前記第6のnMOSトランジスタのソースと前記第7のnMOSトランジスタのドレインに接続され、
前記第4のpMOSトランジスタのソースは、前記第5のpMOSトランジスタのドレインと前記第6のpMOSトランジスタのソースに接続され、
前記第4のpMOSトランジスタのドレインは、前記第3のnMOSトランジスタのソースと前記第1のクリア用nMOSトランジスタのドレインに接続されている
ことを特徴とするフリップフロップ回路。 - 電源にソースが接続され、データ信号に基づいた第1の信号が供給される第1のノードにゲートが接続された第1のpMOSトランジスタと、
前記電源にソースが接続され、クロック信号に基づいた第2の信号が供給される第2のノードにゲートが接続され、第1のpMOSトランジスタのドレインにドレインが接続された第2のpMOSトランジスタと、
前記第1および第2のpMOSトランジスタのドレインにソースが接続され、マスタラッチとスレーブラッチを接続する中間ノードにドレインが接続された第3のpMOSトランジスタと、
前記電源にソースが接続され、前記中間ノードと前記第3のpMOSトランジスタのドレインにドレインが接続され、セット信号がゲートに供給される第1のセット用pMOSトランジスタと、
前記中間ノードと前記第3のpMOSトランジスタと前記第1のセット用pMOSトランジスタのドレインにドレインが接続され、前記セット信号がゲートに供給される第1のセット用nMOSトランジスタと、
前記第1のセット用nMOSトランジスタのソースにドレインが接続され、前記第1のノードがゲートに接続された第1のnMOSトランジスタと、
前記第1のnMOSトランジスタのドレインと前記第1のセット用nMOSトランジスタのソースにドレインが接続され、接地にソースが接続され、前記第3のpMOSトランジスタのゲートにゲートが接続された第2のnMOSトランジスタと、
前記第3のpMOSトランジスタと前記第2のnMOSトランジスタのゲートにドレインが接続され、前記第2のノードにゲートが接続された第4のpMOSトランジスタと、 前記電源にソースが接続され、前記中間ノードにゲートが接続された第5のpMOSトランジスタと、
前記第5のpMOSトランジスタのドレインにソースが接続され、スレーブラッチの出力信号が供給される第3のノードにドレインが接続され、前記第2のノードにゲートが接続された第6のpMOSトランジスタと、
前記電源にソースが接続され、前記第3のノードと前記第6のpMOSトランジスタのドレインにドレインが接続された第7のpMOSトランジスタと、
前記第3のノードと前記第6および前記第7のpMOSトランジスタのドレインにドレインが接続され、前記第7のpMOSトランジスタのゲートにゲートが接続された第3のnMOSトランジスタと、
前記第3のnMOSトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記中間ノードにゲートが接続された第4のnMOSトランジスタと、 前記第3のnMOSトランジスタのソースと前記第4のnMOSトランジスタのドレインにドレインが接続され、前記接地にソースが接続され、前記第2のノードにゲートが接続された第5のnMOSトランジスタと、
前記電源にソースが接続され、前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートにドレインが接続され、前記第2のノードにゲートが接続された第8のpMOSトランジスタと、
前記電源にソースが接続され、前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートと前記第8のpMOSトランジスタのドレインにドレインが接続され、前記第3のノードにゲートが接続された第9のpMOSトランジスタと、
前記電源にソースが接続され、前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートと、前記第8および前記第9のpMOSトランジスタのドレインにドレインが接続され、前記セット信号がゲートに供給される第2のセット用pMOSトランジスタと、
前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートと、前記第8および前記第9のpMOSトランジスタと前記第2のセット用のpMOSトランジスタのドレインとドレインが接続され、前記セット信号がゲートに供給される第2のセット用nMOSトランジスタと、
前記第2のセット用nMOSトランジスタのソースにドレインが接続され、前記第3のノードにゲートが接続された第6のnMOSトランジスタと、
前記第6のnMOSトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記第2のノードにゲートが接続された第7のnMOSトランジスタと、を備え、
前記第3のノードの第3の信号に基づいて出力信号を出力し、
前記第1のnMOSトランジスタのソースは、前記第6のnMOSトランジスタのソースと前記第7のnMOSトランジスタのドレインに接続され、
前記第4のpMOSトランジスタのソースは、前記第5のpMOSトランジスタのドレインと前記第6のpMOSトランジスタのソースに接続され、
前記第4のpMOSトランジスタのドレインは、前記第3のnMOSトランジスタのソースと前記第4および前記第5のnMOSトランジスタのドレインに接続されている
ことを特徴とするフリップフロップ回路。 - 電源にソースが接続され、データ信号に基づいた第1の信号が供給される第1のノードにゲートが接続された第1のpMOSトランジスタと、
前記電源にソースが接続され、クロック信号に基づいた第2の信号が供給される第2のノードにゲートが接続された第2のpMOSトランジスタと、
前記第1および第2のpMOSトランジスタのドレインにソースが接続され、マスタラッチとスレーブラッチを接続する中間ノードにドレインが接続された第3のpMOSトランジスタと、
前記中間ノードと前記第3のpMOSトランジスタのドレインにドレインが接続され、前記第1のノードがゲートに接続された第1のnMOSトランジスタと、
前記中間ノードと前記第3のpMOSトランジスタのドレインと前記第1のnMOSトランジスタのドレインにドレインが接続され、接地にソースが接続され、前記第3のpMOSトランジスタのゲートにゲートが接続された第2のnMOSトランジスタと、
前記第3のpMOSトランジスタと前記第2のnMOSトランジスタのゲートにドレインが接続され、前記第2のノードにゲートが接続された第4のpMOSトランジスタと、
前記電源にソースが接続され、前記中間ノードにゲートが接続された第5のpMOSトランジスタと、
前記第5のpMOSトランジスタのドレインにソースが接続され、スレーブラッチの出力信号が出力される第3のノードにドレインが接続され、前記第2のノードにゲートが接続された第6のpMOSトランジスタと、
前記電源にソースが接続され、前記第3のノードと前記第6のpMOSトランジスタのドレインにドレインが接続された第7のpMOSトランジスタと、
前記第3のノードと前記第6および前記第7のpMOSトランジスタのドレインにドレインが接続され、前記第7のpMOSトランジスタのゲートにゲートが接続された第3のnMOSトランジスタと、
前記第3のnMOSトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記中間ノードにゲートが接続された第4のnMOSトランジスタと、
前記第3のnMOSトランジスタのソースと前記第4のnMOSトランジスタのドレインにドレインが接続され、前記接地にソースが接続され、前記第2のノードにゲートが接続された第5のnMOSトランジスタと、
前記電源にソースが接続され、前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートにドレインが接続され、前記第2のノードにゲートが接続された第8のpMOSトランジスタと、
前記電源にソースが接続され、前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートと、前記第8のpMOSトランジスタのドレインにドレインが接続され、前記第3のノードにゲートが接続された第9のpMOSトランジスタと、
前記第7のpMOSトランジスタと前記第3のnMOSトランジスタのゲートと、前記第8および前記第9のpMOSトランジスタのドレインにドレインが接続され、前記第3のノードにゲートが接続された第6のnMOSトランジスタと、
前記第6のnMOSトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記第2のノードにゲートが接続された第7のnMOSトランジスタと、
前記第1のnMOSトランジスタのソースと前記接地との間に接続され、前記第2のノードにゲートが接続された第8のnMOSトランジスタと、
前記電源と前記第4のpMOSトランジスタのソースとの間に接続され、前記中間ノードにゲートが接続された第10のpMOSトランジスタと、
前記第3のpMOSトランジスタと前記第2のnMOSトランジスタのゲートと前記第4のpMOSトランジスタのドレインにドレインが接続され、前記接地とソースが接続され、前記第2のノードにゲートが接続された第9のnMOSトランジスタと、
前記第3のpMOSトランジスタと前記第2のnMOSトランジスタのゲートと前記第4のpMOSトランジスタのドレインと前記第9のnMOSトランジスタのドレインとドレインが接続され、前記接地とソースが接続され、前記中間ノードにゲートが接続された第10のnMOSトランジスタと、を備え、
前記第3のノードの第3の信号に基づいて出力信号を出力し、
前記第8のnMOSトランジスタと前記第7のnMOSトランジスタ、
前記第9のnMOSトランジスタと前記第5のnMOSトランジスタ、
前記第10のnMOSトランジスタと前記第4のnMOSトランジスタ、又は、
前記第10のpMOSトランジスタと前記第5のpMOSトランジスタで示される各組み合わせのうち、少なくとも1つの組み合わせにおけるトランジスタは共通する1つのトランジスタとして構成されている
ことを特徴とするフリップフロップ回路。
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