KR102286116B1 - 반도체 장치 - Google Patents

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KR102286116B1
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 액티브 영역, 상기 액티브 영역과 오버랩되고, 제1 방향으로 연장된 게이트 라인, 상기 액티브 영역 및 상기 게이트 라인과 오버랩되고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 금속 배선, 상기 제1 금속 배선보다 상부 레이어(upper layer)에 배치되고, 상기 제2 방향으로 연장된 파워 레일(power rail), 및 상기 파워 레일과 동일 레이어에 배치되고, 상기 제2 방향으로 연장된 제2 금속 배선을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 로직 셀(logic cell)은 특정한 기능을 하기 위한 반도체 회로의 집적체이다. 이러한 로직 셀은 개별적으로 모듈화되어 특정한 제약 조건을 만족시키는 형태로 최적화되어 다양하게 미리 디자인되어 있다. 이러한 미리 디자인된 로직 셀을 스탠다드 셀(standard cell)이라고 부른다. 이러한 다양한 스탠다드 셀을 이용하여 설계자는 원하는 회로를 디자인 할 수 있다.
이러한 스탠다드 셀의 경우에 공간을 효율적으로 활용하기 위해서 디자인 룰(design rules)의 제약이 있다. 반도체 장치의 미세화 및 집적화 공정이 발달되면서 디자인 룰의 임계 치수(critical dimension)가 점차 줄어들고 있고, 이에 따라 각각의 내부 패턴 간의 쇼트(short)를 방지하기 위한 그라운드 룰(ground rule) 상의 마진(margin), 즉, 각 패턴간의 최소 거리의 확보가 중요한 문제로 자리잡고 있다. 상기 최소 거리의 확보는 임계 치수(critical dimension)의 산포의 균일성, 패턴의 라인 엣지의 러프니스(line edge roughness, LER) 및 등의 제약 조건을 만족해야만 한다.
본 발명이 해결하고자 하는 과제는, 디자인 룰의 제약 조건 내에서 트랙 로스(track loss)를 방지하고, 인접 패턴 간에 최적의 마진을 가질 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 스탠다드 셀 내에서 멀티 게이트 픽업(pick-up)이 가능하게 하면서, 복수의 핀(pin) 억세스를 가능하게 할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 액티브 영역, 상기 액티브 영역과 오버랩되고, 제1 방향으로 연장된 게이트 라인, 상기 액티브 영역 및 상기 게이트 라인과 오버랩되고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 금속 배선, 상기 제1 금속 배선보다 상부 레이어(upper layer)에 배치되고, 상기 제2 방향으로 연장된 파워 레일(power rail), 및 상기 파워 레일과 동일 레이어에 배치되고, 상기 제2 방향으로 연장된 제2 금속 배선을 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 라인은 제1 레이어에 배치되고, 상기 제1 금속 배선은 제2 레이어에 배치되고, 상기 제2 금속 배선은 제3 레이어에 배치되고, 상기 제2 레이어는 상기 제1 레이어 상에 배치되고, 상기 제3 레이어는 상기 제2 레이어 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 금속 배선은 구리(Cu)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 파워 레일은 상기 게이트 라인의 단부와 오버랩되도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 금속 배선과 상기 파워 레일 사이에 상기 제1 방향으로의 제1 거리는, 상기 제1 금속 배선과 상기 파워 레일 사이에 상기 제1 방향으로의 제2 거리보다 가까울 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 금속 배선은 복수 개의 금속 배선을 포함하고, 상기 복수 개의 금속 배선 전부는, 상기 파워 레일로부터 상기 제1 방향으로 이격된 거리가 상기 제1 거리보다 멀도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 영역은 상기 제1 방향으로 서로 이격된 제1 액티브 영역과 제2 액티브 영역을 포함하고, 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에는 게이트 픽업 영역이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 라인은 상기 제1 액티브 영역과 오버랩되는 제1 게이트 파트와, 상기 게이트 픽업 영역과 오버랩되는 제2 게이트 파트와, 상기 제2 액티브 영역과 오버랩되는 제3 게이트 파트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 금속 배선은 복수 개의 금속 배선을 포함하고, 상기 복수 개의 금속 배선 중 적어도 하나는 상기 제2 게이트 파트와 오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 게이트 파트는 일체로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 영역 상에 형성된 제1 컨택을 더 포함하고, 상기 제1 컨택은 상기 제2 금속 배선과 오버랩되고, 상기 제2 금속 배선이 배치된 레이어보다 하부 레이어에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 라인 상에 형성된 제2 컨택을 더 포함하고, 상기 제2 컨택은 상기 제2 금속 배선이 배치된 레이어보다 하부 레이어에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 컨택과 상기 제2 컨택은 동일 레이어에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 금속 배선은 텅스텐(W)을 포함하고, 상기 제2 금속 배선은 구리(Cu)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 영역은 기판 상에 돌출되어 형성되는 핀(fin)을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 액티브 영역이 정의된 제1 레이어, 상기 제1 레이어보다 상부에 배치된 제2 레이어, 상기 제2 레이어 내에 형성되고, 상기 액티브 영역과 오버랩되는 제1 금속 배선, 상기 제2 레이어보다 상부에 배치된 제3 레이어, 상기 제3 레이어 내에 형성되고, 상기 액티브 영역과 오버랩되고, 상기 제1 금속 배선과 오버랩되지 않는 제2 금속 배선, 및 상기 제3 레이어 내에 형성되고, 상기 액티브 영역과 오버랩되지 않고, 상기 제2 금속 배선과 전기적으로 연결되어 상기 제2 금속 배선으로 전력을 공급하는 파워 레일(power rail)을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 레이어 내에 형성된 게이트 라인을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 영역 상에 형성된 제1 컨택과, 상기 게이트 라인 상에 형성된 제2 컨택을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 컨택은 상기 제2 레이어 내에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 컨택과 상기 제1 금속 배선은 텅스텐(W)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 금속 배선은 구리(Cu)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 금속 배선과 상기 파워 레일 사이의 제1 거리는, 상기 제1 금속 배선과 상기 파워 레일 사이의 제2 거리보다 가까울 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 액티브 영역, 상기 제1 액티브 영역과 이격되어 배치되는 제2 액티브 영역, 상기 제1 및 제2 액티브 영역 사이에 배치되는 게이트 픽업 영역, 상기 제1 액티브 영역, 상기 제2 액티브 영역, 및 상기 게이트 픽업 영역과 오버랩되고, 서로 이격되어 배치된 제1 및 제2 게이트 라인, 상기 제1 및 제2 게이트 라인의 단부에 오버랩되어 배치되는 파워 레일(power rail), 상기 게이트 픽업 영역 상에 배치되고, 상기 제1 및 제2 게이트 라인을 전기적으로 연결하는 제1 금속 배선, 및 상기 제1 금속 배선보다 상기 파워 레일에 가깝게 배치되고, 상기 제1 금속 배선이 형성된 레이어보다 상부 레이어(upper layer)에 배치된 제2 금속 배선을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 게이트 라인은 제1 레이어에 배치되고, 상기 제1 금속 배선은 제2 레이어에 배치되고, 상기 제2 금속 배선은 제3 레이어에 배치되고, 상기 제2 레이어는 상기 제1 레이어 상에 배치되고, 상기 제3 레이어는 상기 제2 레이어 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 금속 배선은 구리(Cu)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 액티브 영역 상에 형성된 제1 컨택을 더 포함하고, 상기 제1 컨택은 상기 제2 금속 배선과 오버랩되고, 상기 제2 금속 배선이 배치된 레이어보다 하부 레이어에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 라인 상에 형성된 제2 컨택을 더 포함하고, 상기 제2 컨택은 상기 제2 금속 배선이 배치된 레이어보다 하부 레이어에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 컨택과 상기 제2 컨택은 동일 레이어에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 금속 배선은 텅스텐(W)을 포함하고, 상기 제2 금속 배선은 구리(Cu)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 액티브 영역은 기판 상에 돌출되어 형성되는 제1 핀을 포함하고, 상기 제2 액티브 영역은 상기 기판 상에 돌출되어 형성되는 제2 핀을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 스탠다드 셀을 포함하는 반도체 칩의 예시적인 레이아웃도이다.
도 2는 하나의 스탠다드 셀의 동작을 예시적으로 도시한 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 4는 도 3의 A1-A2를 따라 절단한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 6은 도 5의 B1-B2를 따라 절단한 단면도이다.
도 7은 도 5의 C1-C2를 따라 절단한 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 도 8의 D1-D2를 따라 절단한 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
반도체 집적 회로 설계가 복잡해짐에 따라, 컴퓨터에 의한 자동 설계 방법인 세미커스텀(semi-custom) 설계 방법이 이용되고 있다. 세미커스텀 설계 방법이란, 표준 기본 회로를 미리 복수 개 준비하여 이들 논리 셀을 컴퓨터에 의하여 자동 설계하여 희망하는 회로를 개발하는 방법이다. 그 예로서, 스탠다드 셀을 이용한 설계 방법이 있다.
스탠다드 셀 방식에서는 기본 회로를 조합하여 만든 복잡한 논리 회로를 최적으로 설계하여, 컴퓨터의 데이터 베이스에 스탠다드 셀로서 미리 등록하여 놓는다. 반도체 집적 회로를 설계하는 경우, 데이터 베이스에 등록된 각종 스탠다드 셀을 조합하여 원하는 회로를 구현할 수 있다. 각 스탠다드 셀은 셀 높이(cell height)가 일정하고, 적절한 스탠다드 셀을 복수의 열 형태로 배치하여 집적 회로를 설계할 수 있다.
반도체 집적 회로의 집적도가 증가함에 따라, 스탠다드 셀 사이즈의 축소가 요구되고 있다. 일반적으로 각 스탠다드 셀에 포함된 트랜지스터 사이즈를 작게 하면, 스탠다드 셀 사이즈의 축소화가 가능해진다. 그러나 일률적으로 트랜지스터 사이즈를 작게 하면, 원하는 기능을 구현할 수 없는 경우가 있다. 또한, 일반적으로 최하위 메탈만을 사용하는 스탠다드 셀의 특성상 최하위에 배치된 메탈의 복잡도가 증가하여 오히려 스탠다드 셀 사이즈가 증가되는 경우가 발생할 수 있다.
본 발명에 따른 스탠다드 셀 레이아웃을 채용하면, 스탠다드 셀 사이즈를 감소시키면서, 셀 내에 포함된 복수의 게이트를 동시에 픽업(pick-up)할 수 있다. 또한, 셀 내에서 복수의 핀(pin) 억세스가 가능하도록 구현할 수 있다. 또한, 파워 레일(power rail)에 인접한 메탈과 액티브 영역에 접속되는 메탈에 대해 복수의 레이어를 적용하여, 트랙 로스(track loss)를 방지할 수 있다. 또한, 복수의 레이어 구조에 의해, 컨택과 메탈 사이의 비정상적인 쇼트(short) 발생도 방지할 수 있다.
도 1은 스탠다드 셀을 포함하는 반도체 칩의 예시적인 레이아웃도이다. 도 2는 하나의 스탠다드 셀의 동작을 예시적으로 도시한 회로도이다.
도 1을 참조하면, 반도체 칩(SC)의 표면에 스탠다드 셀 영역(5) 및 입/출력 셀 영역(6)이 정의되고, 반도체 칩(SC)의 표면에 복수의 스탠다드 셀(5a)이 형성될 수 있다. 입/출력 셀 영역(6)에는 패드가 형성되어, 외부로부터 신호를 입력 받거나 외부로 신호를 출력할 수 있다. 입/출력 셀 영역(6)은 스탠다드 셀 영역(5) 주위에 정의될 수 있다.
복수의 스탠다드 셀(5a)은 스탠다드 셀 영역(5)에 매트릭스 형태로 배열될 수 있다. 시스템 온 칩(SOC)에서는 스탠다드 셀 라이브러리를 이용할 수 있으며, 중앙 처리 장치(CPU), 랜덤 액세스 메모리(RAM), FIFO(first-in first-out), SCSI(small computer system interface), SOG(sea of gate) 등이 스탠다드 셀 영역(5) 내에 형성될 수 있다.
도 2를 참조하여, 스탠다드 셀(5a) 내에 형성되는 예시적인 회로에 대해 설명한다. 예를 들어, 도 2에는 스탠다드 셀(5a) 내에 형성되는 버퍼의 부분 회로에 대해 도시되어 있다. 여기에는 출력단부와 드라이버가 포함된다. 출력단부는, 예를 들어, 제1 PMOS 트랜지스터(PT1)와 제1 NMOS 트랜지스터(NT1)를 포함하는 제1 CMOS 인버터(C1)를 포함할 수 있다. 드라이버는, 예를 들어, 제2 PMOS 트랜지스터(PT2)와 제2 NMOS 트랜지스터(NT2)를 포함하는 제2 CMOS 인버터(C2)와, 제3 PMOS 트랜지스터(PT3)와 제3 NMOS 트랜지스터(NT3)를 포함하는 제3 CMOS 인버터(C3)를 포함할 수 있다.
제2 PMOS 트랜지스터(PT2)와 제2 NMOS 트랜지스터(NT2)를 포함하는 제2 CMOS 인버터(C2)의 출력은 제1 NMOS 트랜지스터(NT1)의 입력으로 제공되고, 제3 PMOS 트랜지스터(PT3)와 제3 NMOS 트랜지스터(NT3)를 포함하는 제3 CMOS 인버터(C3)의 출력은 제1 PMOS 트랜지스터(PT1)의 입력으로 제공될 수 있다.
도 2에 도시된 회로에서, 제3 CMOS 인버터(C3)와 제2 CMOS 인버터(C2)로 하이 레벨 신호(High-level signal)가 입력되면, 출력단부에 배치된 제1 CMOS 인버터(C1)에서 하이 레벨 신호가 출력된다. 제3 CMOS 인버터(C3)와 제2 CMOS 인버터(C2)로 로우 레벨 신호(Low-level signal)가 입력되면, 출력단부에 배치된 제1 CMOS 인버터(C1)에서 로우 레벨 신호가 출력된다.
만약에, 제3 CMOS 인버터(C3)에 로우 레벨 신호가 입력되고, 제2 CMOS 인버터(C2)에 하이 레벨 신호가 입력되면, 제1 CMOS 인버터(C1)는 플로팅 상태(floating state)가 된다. 즉, 고저항(high-impedance) 상태가 된다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 4는 도 3의 A1-A2를 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는, 기판(10), 제1 액티브 영역(AR1), 제2 액티브 영역(AR2), 게이트 픽업 영역(GPR), 제1 파워 레일(11), 제2 파워 레일(12), 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25), 제1 내지 제7 금속 배선(111, 112, 113, 114, 115, 201, 202) 등을 포함한다.
이하에서 설명하는 본 발명에 따른 반도체 장치들은 상기 구성 요소를 이용하여 플래너(planar) 트랜지스터, BCAT 트랜지스터, 핀(fin)형 트랜지스터로 동작할 수 있다.
구체적으로, 기판(10)은 예를 들어, 반도체(semiconductor) 기판일 수 있다. 이러한 기판은 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나, 이들의 조합물, 이들의 적층물을 포함할 수 있다. 또한, 필요에 따라서는 반도체 기판(10)이 아닌 유기(organic) 플라스틱 기판일 수도 있다. 이하에서는, 기판이 실리콘으로 이루어져 있는 것으로 설명한다.
기판(10)은 P형일 수도 있고, N형일 수도 있다. 한편, 본 발명의 몇몇 실시예에서, 기판(10)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 반도체 장치(1)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
기판(10)은 액티브 영역(AR1, AR2)을 포함할 수 있다. 액티브 영역(AR1, AR2)은 제2 방향(D2)으로 연장되어 형성될 수 있다. 액티브 영역(AR1, AR2)은 복수로 형성될 수 있다. 복수의 액티브 영역(AR1, AR2)은 제2 방향(D2)과 교차하는 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 즉, 액티브 영역(AR1, AR2)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)을 포함할 수 있고, 제2 액티브 영역(AR2)은 제1 액티브 영역(AR1)과 이격되어 형성될 수 있다. 예를 들어, 제2 액티브 영역(AR2)은 제1 액티브 영역(AR1)과 평행하게 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 기판(10)의 일부일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다. 또한, 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)은 n형 또는 p형 불순물을 포함할 수 있다.
제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이에는 게이트 픽업 영역(GPR)이 형성될 수 있다. 게이트 픽업 영역(GPR)은, 예를 들어, 제2 방향(D2)으로 연장되어 형성될 수 있다. 게이트 픽업 영역(GPR)에는 게이트 픽업 절연층 및 게이트 픽업 전극이 추가적으로 형성될 수 있다. 게이트 픽업 절연층은 실리콘 산화물을 포함할 수 있다. 또한, 게이트 픽업 전극은 도핑된 다결정 실리콘과 같은 전도체를 포함할 수 있다. 예를 들어, 게이트 픽업 절연층은 게이트 픽업 전극의 하면 및 측면들을 완전히 감싸도록 형성될 수도 있다.
제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 액티브 영역(AR1, AR2) 상에 형성될 수 있다. 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 액티브 영역(AR1, AR2)과 교차하는 제1 방향(D1)으로 연장될 수 있다. 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 이 때, 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 일정한 간격을 두고 이격될 수 있다. 다만, 본 발명의 몇몇 실시예에서, 게이트 라인은 도 3에 도시된 것과 다른 개수의 게이트 라인이 포함되도록 형성될 수 있다.
제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 도전성이 높은 메탈을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다.
제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 실질적으로 동일한 구조로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 이하에서는, 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)이 실질적으로 동일한 구조로 형성된다고 가정하고, 제1 게이트 라인(21)에 대해서만 설명한다.
제1 게이트 라인(21)은 제1 방향(D1)으로 연장되어 형성되면서, 제1 액티브 영역(AR1), 게이트 픽업 영역(GPR), 및 제2 액티브 영역(AR2)과 오버랩되도록 배치될 수 있다. 제1 게이트 라인(21)은 제1 액티브 영역(AR1)과 오버랩되는 제1 게이트 파트(21_1), 게이트 픽업 영역(GPR)과 오버랩되는 제2 게이트 파트(21_2), 및 제2 액티브 영역(AR2)과 오버랩되는 제3 게이트 파트(21_3)를 포함할 수 있다. 제1 내지 제3 게이트 파트(21_1, 21_2, 21_3)는 일체형으로 형성될 수 있다.
제1 파워 레일(11)은 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)의 일단의 단부 상에 오버랩되도록 형성될 수 있다. 제2 파워 레일(12)은 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)의 타단의 단부 상에 오버랩되도록 형성될 수 있다. 제1 파워 레일(11)은 제2 방향(D2)으로 연장되어 형성될 수 있다. 제2 파워 레일(12)은 제1 파워 레일(11)에 대해 제1 방향(D1)으로 이격되어 제2 방향(D2)으로 연장되어 형성될 수 있다.
제1 액티브 영역(AR1), 게이트 픽업 영역(GPR) 및 제2 액티브 영역(AR2) 상에 오버랩되어 배치된 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)에 의해 스탠다드 셀의 셀 높이(CH; Cell Height)가 결정될 수 있다. 상기 스탠다드 셀은 제1 파워 레일(11)과 제2 파워 레일(12)의 하부 영역에 배치될 수 있다. 도 3에 도시된 예에서, 스탠다드 셀은 7트랙(track)을 가질 수 있다.
반도체 장치(1)는 시그널 라우팅에 이용되는 제1 내지 제7 금속 배선(111, 112, 113, 114, 115, 201, 202)을 포함할 수 있다. 제5 금속 배선(115)은 게이트 픽업 영역(GPR) 상에 배치되고, 제2 내지 제4 게이트 라인(22, 23, 24)을 전기적으로 연결할 수 있다. 제1 및 제2 금속 배선(111, 112)은 제1 액티브 영역(AR1)을 서로 연결할 수 있고, 제3 및 제4 금속 배선(113, 114)은 제2 액티브 영역(AR2)을 서로 연결할 수 있다.
제6 금속 배선(201)은 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)보다 제1 파워 레일(11)에 가깝게 배치되고, 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)보다 상부 레이어에 배치될 수 있다. 또한, 제7 금속 배선(202)은 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)보다 제2 파워 레일)에 가깝게 배치되고, 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)보다 상부 레이어에 배치될 수 있다.
구체적으로, 도 4를 참조하면, 기판(10) 상에 제1 레이어(L1)가 형성되고, 제1 레이어(L1) 내에는 제1 게이트 라인(21)과 제1 층간 절연막(IL1)이 형성될 수 있다. 제2 내지 제5 게이트 라인(22, 23, 24, 25)에 대해서도 제1 게이트 라인(21)과 마찬가지로 제1 레이어(L1) 내에 형성될 수 있다.
제1 층간 절연막(IL1)은 제1 게이트 라인(21)과 제1 파워 레일(11) 사이의 전기적 절연을 위해 이용될 수 있다. 제1 층간 절연막(IL1)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 제1 게이트 라인(21)의 상면과 제1 층간 절연막(IL1)의 상면은 동일 평면 상에 있을 수 있다.
제1 레이어(L1) 상에는 제2 레이어(L2)가 형성되며, 제2 레이어(L2) 내에는 제1 금속 배선(111)과 제2 층간 절연막(IL2), 제3 층간 절연막(IL3)이 형성될 수 있다. 또한, 제2 내지 제5 금속 배선(112, 113, 114, 115)에 대해서도 제1 금속 배선(111)과 마찬가지로 제2 레이어(L2) 내에 형성될 수 있다. 즉, 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 제1 레이어(L1) 내에 형성되고, 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)은 제2 레이어(L2) 내에 형성되어, 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)은 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)보다 상부 레이어에 형성될 수 있다.
제2 층간 절연막(IL2)과 제3 층간 절연막(IL3)은 제1 금속 배선(111)과 제6 금속 배선(201) 사이의 전기적 절연을 위해 이용될 수 있다. 제2 층간 절연막(IL2)과 제3 층간 절연막(IL3)은, 제1 층간 절연막(IL1)과 마찬가지로, BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 제1 금속 배선(111)의 상면과 제2 층간 절연막(IL2) 및 제3 층간 절연막(IL3)의 상면은 동일 평면 상에 있을 수 있다.
제2 레이어(L2) 상에는 제3 레이어(L3)가 형성되며, 제3 레이어(L3) 내에는 제1 파워 레일(11), 제6 금속 배선(201), 제4 층간 절연막(IL4), 제5 층간 절연막(IL5)이 형성될 수 있다. 또한, 제2 파워 레일(12)에 대해서도 제1 파워 레일(11)과 마찬가지로 제3 레이어(L3) 내에 형성될 수 있다. 또한, 제7 금속 배선(202)에 대해서도 제6 금속 배선(201)과 마찬가지로 제3 레이어(L3) 내에 형성될 수 있다. 즉, 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)은 제2 레이어(L2) 내에 형성되고, 제6 금속 배선(201) 및 제7 금속 배선(202)은 제3 레이어(L3) 내에 형성되어, 제6 금속 배선(201) 및 제7 금속 배선(202)은 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)보다 상부 레이어에 형성될 수 있다.
제6 금속 배선(201)은 제1 파워 레일(11)에 인접하여 배치된 금속 배선이고, 제7 금속 배선(202)은 제2 파워 레일(12)에 인접하여 배치된 금속 배선이다. 도 3을 참조하면, 제6 금속 배선(201)과 제7 금속 배선(202)은 실질적으로 대칭적으로 배치되어 있기 때문에, 제6 금속 배선(201)에 대한 설명은 제7 금속 배선(202)에 대해서도 실질적으로 동일하게 적용된다.
제6 금속 배선(201)이 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)보다 상부 레이어에 배치되기 때문에, 제1 액티브 영역(AR1) 상에, 제6 금속 배선(201)과 오버랩되는 위치에 컨택이 형성되더라도 컨택과 금속 배선 사이에 쇼트(short)가 발생할 위험이 줄어든다.
또한, 제1 금속 배선(111)과 제6 금속 배선(201) 사이에 쇼트가 발생할 위험도 줄어들기 때문에, 제1 금속 배선(111)과 제6 금속 배선(201)은 동일한 물질을 포함하도록 형성되어도 무관하다. 예를 들어, 제1 금속 배선(111)과 제6 금속 배선(201)은 각각, 구리(Cu)를 포함하도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 금속 배선(111)은 텅스텐(W)을 포함하고, 제6 금속 배선(201)은 구리(Cu)를 포함할 수도 있다.
제4 층간 절연막(IL4)과 제5 층간 절연막(IL5)은 제1 금속 배선(111), 제6 금속 배선(201), 및 제1 파워 레일(11) 사이의 전기적 절연을 위해 이용될 수 있다. 특히, 제5 층간 절연막(IL5)은 제1 파워 레일(11)과 제6 금속 배선(201) 사이의 전기적 절연을 위해 이용될 수 있다. 제4 층간 절연막(IL4)과 제5 층간 절연막(IL5)은, 제1 층간 절연막(IL1)과 마찬가지로, BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 제1 파워 레일(11)의 상면 및 제6 금속 배선(201)의 상면은, 제4 층간 절연막(IL4) 및 제5 층간 절연막(IL5)의 상면과 동일 평면 상에 있을 수 있다.
몇몇 실시예에 따라, 제1 파워 레일(11)은 전원 전압(VDD) 레일이고, 제2 파워 레일(12)은 접지 전압(GND) 레일일 수 있다. 이 경우에 제1 액티브 영역(AR1)은 p 타입의 불순물 영역을 포함할 수 있고, 제2 액티브 영역(AR2)은 n 타입의 불순물 영역을 포함할 수 있다.
또한, 제1 파워 레일(11)은 제6 금속 배선(201)과 전기적으로 연결되어 반도체 장치(1) 내로 전력을 공급하는 역할을 할 수 있다. 따라서, 제6 금속 배선(201)과 제1 파워 레일(11) 사이의 수평 방향으로의 거리(d1)는 제1 금속 배선(111)과 제1 파워 레일(11) 사이의 수평 방향으로의 거리(d2)보다 가까울 수 있다. 마찬가지로, 제2 내지 제5 금속 배선(112, 113, 114, 115)과 제1 파워 레일(11) 사이의 수평 방향으로의 거리는 전부, 제6 금속 배선(201)과 제1 파워 레일(11) 사이의 수평 방향으로의 거리(d1)보다 멀 수 있다.
반도체 장치(1) 내에서는 제2 레이어(L2) 내에 형성된 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)과 제3 레이어(L3) 내에 형성된 제6 금속 배선(201) 및 제7 금속 배선(202)을 이용하여 시그널 라우팅에 이용할 수 있다. 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)은 제2 레이어(L2) 내에 형성되고, 제6 금속 배선(201)과 제7 금속 배선(202)은 제3 레이어(L3) 내에 형성되기 때문에, 하부 레이어에 위치한 제1 내지 제5 금속 배선(111, 112, 113, 114, 115)이 제1 방향(D1)뿐만 아니라 제2 방향(D2)으로도 신호들의 경로를 설정하는 역할을 할 수 있어 경로설정력(routability)이 향상될 수 있다.
마찬가지로, 제6 금속 배선(201)과 제7 금속 배선(202)이 제1 방향(D1)뿐만 아니라 제2 방향(D2)으로도 신호들의 경로를 설정하는 역할을 할 수 있어 경로설정력(routability)이 향상될 수 있다.
이하에서는, 본 발명의 다른 실시예들에 따른 반도체 장치에 대하여 설명한다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 6은 도 5의 B1-B2를 따라 절단한 단면도이다. 도 7은 도 5의 C1-C2를 따라 절단한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 5 내지 도 7을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는, 기판(10), 제1 액티브 영역(AR1), 제2 액티브 영역(AR2), 게이트 픽업 영역(GPR), 제1 파워 레일(11), 제2 파워 레일(12), 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25), 제1 금속 배선(111), 제6 금속 배선(201), 제8 금속 배선(203), 제9 금속 배선(204), 제1 내지 제3 게이트 컨택(301, 302, 303), 제1 내지 제5 비아 컨택(311, 312, 313, 314, 315) 등을 포함한다.
기판(10)은 예를 들어, 반도체(semiconductor) 기판일 수 있다. 이러한 기판은 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나, 이들의 조합물, 이들의 적층물을 포함할 수 있다. 또한, 필요에 따라서는 반도체 기판(10)이 아닌 유기(organic) 플라스틱 기판일 수도 있다.
기판(10)은 P형일 수도 있고, N형일 수도 있다. 한편, 본 발명의 몇몇 실시예에서, 기판(10)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 반도체 장치(2)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
기판(10)은 액티브 영역(AR1, AR2)을 포함할 수 있다. 액티브 영역(AR1, AR2)은 제2 방향(D2)으로 연장되어 형성될 수 있다. 액티브 영역(AR1, AR2)은 복수로 형성될 수 있다. 복수의 액티브 영역(AR1, AR2)은 제2 방향(D2)과 교차하는 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 즉, 액티브 영역(AR1, AR2)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)을 포함할 수 있고, 제2 액티브 영역(AR2)은 제1 액티브 영역(AR1)과 이격되어 형성될 수 있다. 예를 들어, 제2 액티브 영역(AR2)은 제1 액티브 영역(AR1)과 평행하게 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 기판(10)의 일부일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다. 또한, 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2)은 n형 또는 p형 불순물을 포함할 수 있다.
제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이에는 게이트 픽업 영역(GPR)이 형성될 수 있다. 게이트 픽업 영역(GPR)은, 예를 들어, 제2 방향(D2)으로 연장되어 형성될 수 있다. 게이트 픽업 영역(GPR)에는 게이트 픽업 절연층 및 게이트 픽업 전극이 추가적으로 형성될 수 있다. 게이트 픽업 절연층은 실리콘 산화물을 포함할 수 있다. 또한, 게이트 픽업 전극은 도핑된 다결정 실리콘과 같은 전도체를 포함할 수 있다. 예를 들어, 게이트 픽업 절연층은 게이트 픽업 전극의 하면 및 측면들을 완전히 감싸도록 형성될 수도 있다.
제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 액티브 영역(AR1, AR2) 상에 형성될 수 있다. 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 액티브 영역(AR1, AR2)과 교차하는 제1 방향(D1)으로 연장될 수 있다. 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 이 때, 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 일정한 간격을 두고 이격될 수 있다.
제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 도전성이 높은 메탈을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다.
제1 파워 레일(11)은 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)의 일단의 단부 상에 오버랩되도록 형성될 수 있다. 제2 파워 레일(12)은 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)의 타단의 단부 상에 오버랩되도록 형성될 수 있다. 제1 파워 레일(11)은 제2 방향(D2)으로 연장되어 형성될 수 있다. 제2 파워 레일(12)은 제1 파워 레일(11)에 대해 제1 방향(D1)으로 이격되어 제2 방향(D2)으로 연장되어 형성될 수 있다.
반도체 장치(2)는 시그널 라우팅에 이용되는 제1 금속 배선(111), 제6 금속 배선(201), 제8 금속 배선(203), 제9 금속 배선(204)을 포함할 수 있다.
제1 금속 배선(111)은 제1 액티브 영역(AR1)을 서로 연결할 수 있다. 제6 금속 배선(201)은 제1 금속 배선(111)보다 제1 파워 레일(11)에 가깝게 배치될 수 있다. 또한, 제6 금속 배선(201)은 제1 금속 배선(111)보다 상부 레이어에 배치될 수 있다. 또한, 제8 금속 배선(203)은 L자형으로 형성될 수 있으며, 제2 파워 레일(12)에 가깝게 배치될 수 있다. 또한, 제8 금속 배선(203)은 제1 금속 배선(111)보다 상부 레이어에 배치될 수 있다.
제9 금속 배선(204)은 제1 액티브 영역(AR1), 게이트 픽업 영역(GPR), 및 제2 액티브 영역(AR2)과 오버랩되도록 형성될 수 있다. 제9 금속 배선(204)은 제1 금속 배선(111)보다 상부 레이어에 배치될 수 있다.
구체적으로, 제8 금속 배선(203)은 제1 금속 배선(111)과 제1 비아 컨택(311)을 통해 전기적으로 연결될 수 있다. 설계자의 필요에 따라, 제8 금속 배선(203)을 다른 금속 배선 등과 전기적으로 연결하여, 시그널 라우팅에 제1 금속 배선(111) 및 제8 금속 배선(203)을 이용할 수도 있다.
도 6 및 도 7을 참조하면, 제2 게이트 라인(22) 상에 제1 게이트 컨택(301)이 형성되고, 제3 게이트 라인(23) 상에 제2 게이트 컨택(302)이 형성되고, 제4 게이트 라인(24) 상에 제3 게이트 컨택(303)이 형성될 수 있다. 제2 게이트 컨택(302)과 제3 게이트 컨택(303)은 연결 배선(116)을 통해 전기적으로 연결될 수 있다. 연결 배선(116)을 통해 제3 게이트 라인(23) 및 제4 게이트 라인(24)에 시그널을 전송할 수 있다.
구체적으로, 도 6을 참조하면, 기판(10) 상에 제1 레이어(L1)가 형성되고, 제1 레이어(L1) 내에는 제2 내지 제4 게이트 라인(22, 23, 24, 25)과 층간 절연막(IL11)이 형성될 수 있다. 층간 절연막(IL11)은 제2 내지 제4 게이트 라인(22, 23, 24, 25) 각각을 서로 절연시키기 위해 이용될 수 있다. 제2 내지 제4 게이트 라인(22, 23, 24, 25)의 상면과 층간 절연막(IL11)의 상면은 동일 평면 상에 있을 수 있다.
제1 레이어(L1) 상에는 제2 레이어(L2)가 형성되며, 제2 레이어(L2) 내에는 제1 내지 제3 게이트 컨택(301, 302, 303), 연결 배선(116), 층간 절연막(IL12)이 형성될 수 있다. 또한, 제2 레이어(L2) 내에는 제1 금속 배선(111)이 형성될 수 있다. 층간 절연막(IL12)은 제1 내지 제3 게이트 컨택(303) 각각의 절연을 위해 이용될 수 있다. 다만, 제2 게이트 컨택(302)과 제3 게이트 컨택(303)은 연결 배선(116)에 의해 전기적으로 연결될 수 있다. 제1 게이트 컨택(301), 연결 배선(116), 층간 절연막(IL12)의 상면은 각각 동일 평면 상에 있을 수 있다.
제2 레이어(L2) 상에는 제3 레이어(L3)가 형성되며, 제3 레이어(L3) 내에는 제1 비아 컨택(311)과 층간 절연막(IL13)이 형성될 수 있다. 제1 비아 컨택(311)은 제1 금속 배선(111)과 제8 금속 배선(203)을 전기적으로 연결하는 역할을 한다. 제1 비아 컨택(311)의 상면과 층간 절연막(IL13)의 상면은 동일 평면 상에 있을 수 있다.
제3 레이어(L3) 상에는 제4 레이어(L4)가 형성되며, 제4 레이어(L4) 내에는 제8 금속 배선(203), 제9 금속 배선(204), 층간 절연막(IL14)이 형성될 수 있다. 도 5를 참조하면, 제9 금속 배선(204) 상에는 제2 내지 제5 비아 컨택(312, 313, 314, 315)이 형성될 수 있으며, 이는 4개의 억세스 핀(pin)이 존재하는 것을 의미한다.
즉, 본 발명에 따르면, 제6 금속 배선(201)과 제8 금속 배선(203)이 제1 금속 배선(111)에 비하여 상부 레이어에 형성됨으로써, 제1 파워 레일(11) 및 제2 파워 레일(12)에 인접한 트랙의 손실(loss)없이 반도체 집적 회로를 설계할 수 있다. 그리고, 반도체 장치(2)의 구조에 따르면, 제9 금속 배선(204) 상에 복수의 비아 컨택을 배치하고 이를 억세스 핀(pin)으로 이용하여, 시그널 라우팅을 위해 필요한 멀티 억세스 핀(pin)의 구현이 가능하다. 제9 금속 배선(204)이 제1 금속 배선(111) 및 연결 배선(116)보다 상부 레이어에 형성됨으로써 쇼트 발생 위험없이 시그널 라우팅을 위해 필요한 멀티 억세스 핀(pin)의 구현이 가능하다.
또한, 제3 게이트 라인(23)과 제4 게이트 라인(24)을 연결 배선(116)을 통해 전기적으로 연결함으로써, 멀티 게이트 픽업(pick-up)이 가능하다. 연결 배선(116)과 제9 금속 배선(204)이 서로 다른 레이어에 형성됨으로써, 멀티 게이트 픽업의 구현이 가능하다.
층간 절연막들(IL11, IL12, IL13, IL14)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 9는 도 8의 D1-D2를 따라 절단한 단면도이다. 설명의 편의상, 본 발명의 제1 내지 제2 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 8 및 도 9를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는, 기판(10), 제1 액티브 영역(AR1), 제2 액티브 영역(AR2), 게이트 픽업 영역(GPR), 제1 파워 레일(11), 제2 파워 레일(12), 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25), 제1 금속 배선(111), 제6 금속 배선(201), 제8 금속 배선(203), 제9 금속 배선(204), 제1 내지 제3 게이트 컨택(301, 302, 303), 제1 내지 제5 비아 컨택(311, 312, 313, 314, 315), 제1 및 제2 액티브 컨택(411, 412) 등을 포함한다.
기판(10), 제1 액티브 영역(AR1), 제2 액티브 영역(AR2), 게이트 픽업 영역(GPR), 제1 파워 레일(11), 제2 파워 레일(12), 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25), 제1 금속 배선(111), 제6 금속 배선(201), 제8 금속 배선(203), 제9 금속 배선(204), 제1 내지 제3 게이트 컨택(301, 302, 303), 제1 내지 제5 비아 컨택(311, 312, 313, 314, 315)에 대해서는, 위에서 반도체 장치(1, 2)를 참고하여 설명한 것과 실질적으로 동일하다.
반도체 장치(3)는 제1 및 제2 액티브 컨택(411, 412)을 더 포함한다.
제1 액티브 컨택(411)은 제1 액티브 영역(AR1)과 오버랩되도록 형성되며, 제1 파워 레일(11)과도 오버랩되도록 형성될 수 있다. 제1 액티브 컨택(411)은 제6 비아 컨택(511)을 통해 제1 파워 레일(11)과 전기적으로 연결될 수 있다. 따라서, 제1 파워 레일(11)을 통해 전송되는 시그널을 제1 액티브 영역(AR1)으로 전달할 수 있다. 이 때, 제6 금속 배선(201)은 제1 액티브 컨택(411)보다 상부 레이어에 형성됨으로써, 제1 액티브 컨택(411)을 형성하는데 공간적인 졔약이 감소되고, 제6 금속 배선(201)과 제1 액티브 컨택(411) 사이의 쇼트 발생 문제를 해소할 수 있다.
제2 액티브 컨택(412)에 대해서는 제1 액티브 컨택(411)과 실질적으로 동일한 구조로 형성될 수 있다. 제2 액티브 컨택(412)은 제7 비아 컨택(512)을 통해 제2 파워 레일(12)과 전기적으로 연결될 수 있다.
층간 절연막들(IL21, IL22, IL23, IL24)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 내지 제3 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 10을 참조하면, 반도체 장치(4)는 기판(10) 상에 돌출되어 형성되는 핀(F1, F2)이 배치될 수 있다. 핀(F1, F2)은 제1 액티브 영역(AR1) 상에 돌출되어 형성될 수 있다. 핀(F1, F2)의 측벽의 일부 및 기판(10)을 덮는 소자 분리막(IL0)이 더 형성될 수 있다.
제1 액티브 영역(AR1) 상에는 기판(10) 상에 돌출되어 형성되는 제1 핀(F1) 및 제2 핀(F2)을 포함할 수 있고, 제1 핀(F1)과 제2 핀(F2)은 실질적으로 평행하게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제1 및 제2 핀(F1, F2)은 기판(10)과 동일한 물질로 이루어질 수 있다. 예를 들어, 기판(10)이 실리콘으로 이루어질 경우, 제1 및 제2 핀(F1, F2) 역시 실리콘으로 이루어질 수 있다. 한편, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 필요에 따라 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 기판(10)과 제1 및 제2 핀(F1, F2)은 서로 다른 물질로 이루어질 수도 있다. 본 발명의 몇몇 실시예에서, 제1 및 제2 핀(F1, F2)은 기판(10)의 일부가 식각되어 형성된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 제1 및 제2 핀(F1, F2)은 단면 형상이 사각형 형상, 하부에서부터 상부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상, 모따기된 형상(즉, 핀(F1, F2)의 모서리 부분이 둥글게 된 형상) 등으로 형성될 수 있다.
소자 분리막(IL0)은 핀(F1, F2)의 측면 또는 기판(10)의 상면 상에 형성될 수 있다. 소자 분리막(IL0)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(IL0)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(GI)은 핀(F1, F2)과 소자 분리막(IL0) 상에 컨포멀하게 형성될 수 있다. 게이트 절연막(GI) 은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba, Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 게이트 절연막(GI)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
제1 메탈 게이트(MG1)는 게이트 절연막(GI) 상에 형성될 수 있다. 즉, 도 3을 참조하여 알 수 있는 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 제1 내지 제5 메탈 게이트(MG1, MG2, MG3, MG4, MG5)로 대체될 수 있다.
제1 내지 제5 메탈 게이트(MG1, MG2, MG3, MG4, MG5) 사이의 이격된 공간에는 제1 층간 절연막(IL1)이 채워질 수 있다. 제1 층간 절연막(IL1)은 제1 내지 제5 메탈 게이트(MG1, MG2, MG3, MG4, MG5) 사이의 전기적 절연을 담당할 수 있다. 제1 층간 절연막(IL1)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 제1 내지 제5 메탈 게이트(MG1, MG2, MG3, MG4, MG5)의 상면과 제1 층간 절연막(IL0)의 상면은 동일 평면 상에 있을 수 있다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 내지 제4 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 11을 참조하면, 반도체 장치(5)의 제1 게이트 라인(21)은 제1 및 제2 금속층(MG11, MG12)을 포함할 수 있다. 제2 내지 제5 게이트 라인(22, 23, 24, 25)은, 제1 게이트 라인(21)과 마찬가지로, 2층 이상의 금속층(MG11, MG12)이 적층될 수 있다. 제1 금속층(MG11)은 일함수 조절을 하고, 제2 금속층(MG12)은 게이트 전극으로서 제1 금속층(MG11)에 의해 형성된 공간을 채우는 역할을 한다.
예를 들어, 제1 금속층(MG11) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG12)은 W 또는 Al을 포함할 수 있다. 또는, 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
게이트 절연막(GI)은 제1 및 제2 핀(F1, F2)과 제1 금속층(MG11) 사이에 형성될 수 있다. 게이트 절연막(GI)은 제1 및 제2 핀(F1, F2)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(GI)은 제1 금속층(MG11)과 소자 분리막(IL0) 사이에 배치될 수 있다. 이러한 게이트 절연막(GI)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
소오스 또는 드레인은 제1 내지 제5 게이트 라인(21, 22, 23, 24, 25)의 양측에, 제1 핀(F1) 및 제2 핀(F2) 상에 형성될 수 있다. 한편, 소오스 또는 드레인은 상승된 소오스 또는 드레인 형태로 형성될 수 있다. 또한, 상승된 소오스 또는 드레인은 다양한 형상일 수 있다. 예를 들어, 상승된 소오스 또는 드레인은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
도 12은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 내지 제5 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 12를 참조하면, 반도체 장치(6)는 층간 절연막(IL12) 내에는 트랜치가 형성될 수 있다. 베리어 메탈(BM1, BM2, BM3)은 상기 트랜치의 내면에 컨포멀하게 형성될 수 있다. 즉, 베리어 메탈(BM1, BM2, BM3)은 트렌치의 양 측면 및 하면에 일정 두께로 형성될 수 있다. 또는, 베리어 메탈(BM1, BM2, BM3)은 트랜치의 하면만에 일정 두께로 형성될 수 있다. 베리어 메탈(BM1, BM2, BM3)은 티타늄(Ti), 티타늄나이트라이드(TiN), 또는 텅스텐나이드라이드(WN)를 포함할 수 있다. 베리어 메탈(BM1, BM2, BM3)은 PVD, CVD 또는 ILD 방식을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
게이트 컨택(301, 302, 303)은 베리어 메탈(BM1, BM2, BM3) 상에 형성될 수 있다. 게이트 컨택(301, 302, 303)은 도전 물질을 포함할 수 있다. 예를 들어, 게이트 컨택(301, 302, 303)은 금속 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 또한 게이트 컨택(301, 302, 303)은 단면 형상이 하부에서부터 상부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상일 수 있다. 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 게이트 컨택(301, 302, 303)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 게이트 컨택(301, 302, 303)의 단면 형상은 모따기된 형상일 수 있다. 즉, 게이트 컨택(301, 302, 303)의 모서리 부분이 둥글게 된 형상일 수도 있다
게이트 컨택(301, 302, 303)은 추후에 메탈 및 비아를 포함하는 배선 구조에 의해 선택적으로 연결되어, 본 발명의 몇몇 실시예에 따른 반도체 장치가 하나의 로직 셀로 기능할 수 있다.
반도체 장치를 제조할 때, 그 디자인 룰(design rule)이 점차로 미세해지고, 이에 따라 패터닝을 하기가 더욱 어려워진다. 따라서, 패터닝을 할 때, 임계 치수(critical dimension)의 균일성, 패턴의 라인 엣지의 러프니스(line edge roughness, LER) 및 패턴이 잘못 형성될 때를 대비하여 마진을 확보하기 위한 오버레이 텀(overlay term) 등을 고려하여 단락(short)이 일어나지 않도록 해야 한다. 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 트랙 마진을 확보하고, 상부 레이어와 하부 레이어 내에 배치된 금속 배선을 통해 불필요한 쇼트 발생을 줄이고, 반도체 장치의 신뢰성을 확보할 수 있다.
도 13은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서는 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
먼저, 도 13을 참조하면, 반도체 장치(7)는 로직 영역(1410)과 SRAM 형성 영역(1420)을 포함할 수 있다. 로직 영역(1410)에는 제1 트랜지스터(1411)가 배치되고, SRAM 형성 영역(1420)에는 제2 트랜지스터(1421)가 배치될 수 있다.
본 발명의 몇몇 실시예에서, 제1 트랜지스터(1411)와 제2 트랜지스터(1421)의 도전형은 서로 다를 수 있다. 또한 본 발명의 다른 몇몇 실시예에서, 제1 트랜지스터(1411)와 제2 트랜지스터(1421)의 도전형은 동일할 수 있다. 상기 반도체 장치(7)는 본 발명의 몇몇 실시예에 따른 반도체 장치(1~6)를 포함할 수 있다.
다음, 도 14를 참조하면, 반도체 장치(8)는 로직 영역(1410)을 포함하되, 로직 영역(1410) 내에는 서로 다른 제3 및 제4 트랜지스터(1412, 1422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제3 및 제4 트랜지스터(1412, 1422)가 배치될 수도 있다.
본 발명의 몇몇 실시예에서, 제3 트랜지스터(1412)와 제4 트랜지스터(1422)의 도전형은 서로 다를 수 있다. 또한 본 발명의 다른 몇몇 실시예에서, 제3 트랜지스터(1412)와 제4 트랜지스터(1422)의 도전형은 동일할 수 있다. 상기 반도체 장치(8)는 본 발명의 몇몇 실시예에 따른 반도체 장치(1~6)를 포함할 수 있다.
한편, 도 14에서는, 예시적으로 로직 영역(1410)과 SRAM형성 영역(1420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(1410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 15를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나를 채용할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다.
컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(1~6)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(1~6)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 17은 태블릿 PC(1200)을 도시한 도면이고, 도 18은 노트북(1300)을 도시한 도면이며, 도 19는 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
AR1: 제1 액티브 영역 AR2: 제2 액티브 영역
GPR: 게이트 픽업 영역 11: 제1 파워 레일
12: 제2 파워 레일 21~25: 제1 내지 제5 게이트 라인
111~115: 제1 내지 제5 금속 배선
201: 제6 금속 배선 202: 제7 금속 배선

Claims (20)

  1. 액티브 영역;
    상기 액티브 영역과 오버랩되고, 제1 방향으로 연장된 게이트 라인;
    상기 액티브 영역 및 상기 게이트 라인과 오버랩되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 제1면은 상기 게이트 라인의 제1면에 직접 접촉하는 제1 금속 배선;
    상기 제1 금속 배선보다 상부 레이어(upper layer)에 배치되고, 상기 제2 방향으로 연장된 파워 레일(power rail); 및
    상기 파워 레일과 동일 레이어에 배치되고, 상기 제2 방향으로 연장된 제2 금속 배선을 포함하고,
    상기 제2 금속 배선과 상기 파워 레일 사이에 상기 제1 방향으로의 제1 거리는, 상기 제1 금속 배선과 상기 파워 레일 사이에 상기 제1 방향으로의 제2 거리보다 가까운 반도체 장치.
  2. 제 1항에 있어서,
    상기 게이트 라인은 제1 레이어에 배치되고, 상기 제1 금속 배선은 제2 레이어에 배치되고, 상기 제2 금속 배선은 제3 레이어에 배치되고,
    상기 제2 레이어는 상기 제1 레이어 상에 배치되고, 상기 제3 레이어는 상기 제2 레이어 상에 배치된 반도체 장치.
  3. 제 1항에 있어서,
    상기 파워 레일은 상기 게이트 라인의 단부와 오버랩되도록 배치된 반도체 장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 제1 금속 배선은 복수 개의 금속 배선을 포함하고,
    상기 복수 개의 금속 배선 전부는, 상기 파워 레일로부터 상기 제1 방향으로 이격된 거리가 상기 제1 거리보다 멀도록 배치된 반도체 장치.
  6. 제 1항에 있어서,
    상기 액티브 영역은 상기 제1 방향으로 서로 이격된 제1 액티브 영역과 제2 액티브 영역을 포함하고,
    상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에는 게이트 픽업 영역이 형성된 반도체 장치.
  7. 제 6항에 있어서,
    상기 게이트 라인은 상기 제1 액티브 영역과 오버랩되는 제1 게이트 파트와, 상기 게이트 픽업 영역과 오버랩되는 제2 게이트 파트와, 상기 제2 액티브 영역과 오버랩되는 제3 게이트 파트를 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 금속 배선은 복수 개의 금속 배선을 포함하고,
    상기 복수 개의 금속 배선 중 적어도 하나는 상기 제2 게이트 파트와 오버랩되는 반도체 장치.
  9. 제 1항에 있어서,
    상기 액티브 영역 상에 형성된 제1 컨택을 더 포함하고,
    상기 제1 컨택은 상기 제2 금속 배선과 오버랩되고, 상기 제2 금속 배선이 배치된 레이어보다 하부 레이어에 배치된 반도체 장치.
  10. 제 9항에 있어서,
    상기 게이트 라인 상에 형성된 제2 컨택을 더 포함하고,
    상기 제2 컨택은 상기 제2 금속 배선이 배치된 레이어보다 하부 레이어에 배치된 반도체 장치.
  11. 제 10항에 있어서,
    상기 제1 컨택과 상기 제2 컨택은 동일 레이어에 배치된 반도체 장치.
  12. 액티브 영역이 정의된 제1 레이어;
    상기 제1 레이어보다 상부에 배치된 제2 레이어;
    상기 제2 레이어 내에 형성되고, 상기 액티브 영역과 오버랩되는 제1 금속 배선;
    상기 제2 레이어보다 상부에 배치된 제3 레이어;
    상기 제3 레이어 내에 형성되고, 상기 액티브 영역과 오버랩되고, 상기 제1 금속 배선과 오버랩되지 않는 제2 금속 배선;
    상기 제3 레이어 내에 형성되고, 상기 액티브 영역과 오버랩되지 않고, 상기 제2 금속 배선과 전기적으로 연결되어 상기 제2 금속 배선으로 전력을 공급하는 파워 레일(power rail); 및
    상기 제1 레이어 내에 형성된 게이트 라인을 포함하고,
    상기 제1 금속 배선의 제1면은 상기 게이트 라인의 제1면에 직접 접촉하고,
    상기 제2 금속 배선과 상기 파워 레일 사이의 제1 거리는, 상기 제1 금속 배선과 상기 파워 레일 사이의 제2 거리보다 가까운 반도체 장치.
  13. 삭제
  14. 제 12항에 있어서,
    상기 액티브 영역 상에 형성된 제1 컨택과, 상기 게이트 라인 상에 형성된 제2 컨택을 더 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 및 제2 컨택은 상기 제2 레이어 내에 배치된 반도체 장치.
  16. 삭제
  17. 제1 액티브 영역;
    상기 제1 액티브 영역과 이격되어 배치되는 제2 액티브 영역;
    상기 제1 및 제2 액티브 영역 사이에 배치되는 게이트 픽업 영역;
    상기 제1 액티브 영역, 상기 제2 액티브 영역, 및 상기 게이트 픽업 영역과 오버랩되고, 서로 이격되어 배치된 제1 및 제2 게이트 라인;
    상기 제1 및 제2 게이트 라인의 단부에 오버랩되어 배치되는 파워 레일(power rail);
    상기 게이트 픽업 영역 상에 배치되고, 상기 제1 및 제2 게이트 라인을 전기적으로 연결하는 제1 금속 배선; 및
    상기 제1 금속 배선보다 상기 파워 레일에 가깝게 배치되고, 상기 제1 금속 배선이 형성된 레이어보다 상부 레이어(upper layer)에 배치된 제2 금속 배선을 포함하고,
    상기 제1 금속 배선의 제1면은 상기 제1 및 제2 게이트 라인 각각의 제1면에 직접 접촉하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 액티브 영역 상에 형성된 제1 컨택을 더 포함하고,
    상기 제1 컨택은 상기 제2 금속 배선과 오버랩되고, 상기 제2 금속 배선이 배치된 레이어보다 하부 레이어에 배치된 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 게이트 라인 상에 형성된 제2 컨택을 더 포함하고,
    상기 제2 컨택은 상기 제2 금속 배선이 배치된 레이어보다 하부 레이어에 배치된 반도체 장치.
  20. 제 19항에 있어서,
    상기 제1 컨택과 상기 제2 컨택은 동일 레이어에 배치된 반도체 장치.
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