JP2023084419A - 半導体集積回路 - Google Patents

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Abstract

【課題】スタンダードセルのセルパターンの面積効率を改善する。【解決手段】実施の形態に係る半導体集積回路は、第１方向に延伸し、互いに離隔して配置された第１の電源線及び第２の電源線と、第１方向に直交する第２方向に第１の電源線と平行に隣接して配置され、第２の電源線と同電位の第３の電源線と、第２方向のマイナス方向に第２の電源線と平行に隣接して配置され、第１の電源線と同電位の第４の電源線と、第１の電源線の下方に配置された第１の導電型の第１の活性領域を有する第１のトランジスタと、第２の電源線の下方に配置された第２の導電型の第２の活性領域を有する第２のトランジスタと、第１の活性領域と第３の電源線の間に配置され、第２の導電型の第３の活性領域を有する第３のトランジスタと、第２の活性領域と第４の電源線の間に配置され、第１の導電型の第４の活性領域を有する第４のトランジスタと、を備える。【選択図】図１

Description

本発明の実施形態は、半導体集積回路に関する。
半導体集積回路を半導体基板上に高集積に形成するための設計方法（レイアウト技術）として、スタンダードセル方式がある。スタンダードセル方式は、予め設計され検証されたインバータやＮＡＮＤ素子等の基本的単位の機能回路をスタンダードセルとして用意しておき、これに金属配線層を形成して集積回路チップを設計する方式である。スタンダードセルでは、例えば、ダブルハイトセル、或いはトリプルハイトセルと呼ばれるパターンレイアウトが用いられる。ダブルハイトセルでは、パターン配置によって使用しない領域が発生することがある。この使用しない領域には絶縁層を埋めたり、ダミートランジスタを持ったフィラーセルを配置する場合がある。
米国特許出願公開第２０１８／００７５１８２号明細書
本発明の一実施形態では、スタンダードセルのセルパターンの面積効率を改善した半導体集積回路を提供する。
実施の形態に係る半導体集積回路は、電源線と活性領域とが配置されるスタンダードセルにおいて、第１方向に延伸し、互いに離隔して配置された第１の電源線及び第２の電源線と、第１方向に直交する第２方向に第１の電源線と平行に隣接して配置され、第２の電源線と同電位の第３の電源線と、第２方向のマイナス方向に第２の電源線と平行に隣接して配置され、第１の電源線と同電位の第４の電源線と、第１の電源線の下方に配置され、第２方向と第２方向のマイナス方向に延伸した第１の導電型の第１の活性領域を有する第１のトランジスタと、第２の電源線の下方に配置され、第２方向と第２方向のマイナス方向に延伸した第２の導電型の第２の活性領域を有する第２のトランジスタと、第１の活性領域と第３の電源線の間に配置され、第２の導電型の第３の活性領域を有する第３のトランジスタと、第２の活性領域と第４の電源線の間に配置され、第１の導電型の第４の活性領域を有する第４のトランジスタと、を備える。
第１の実施形態に係る半導体集積回路の平面パターン構成図。 図１のＩ－Ｉ線に沿う断面図。 図１のＩＩ－ＩＩ線に沿う断面図。 図１のＩＩＩ－ＩＩＩ線に沿う断面図。 図１のＩＶ（ＶＩＩＩ）－ＩＶ（ＶＩＩＩ）線に沿う断面図。 図１のＶ（ＩＸ）－Ｖ（ＩＸ）線に沿う断面図。 図１のＶＩ－ＶＩ線に沿う断面図。 図１のＶＩＩ－ＶＩＩ線に沿う断面図。 図１のＸ－Ｘ線に沿う断面図。 第２の実施形態に係る半導体集積回路の平面パターン構成図。 図４のＸＩ－ＸＩ線に沿う断面図。 第３の実施形態に係る半導体集積回路の平面パターン構成図。 第３の実施形態の変形例に係る半導体集積回路の平面パターン構成図。 図６Ａ及び図６ＢのＸＩＩ－ＸＩＩ線に沿う断面図。 第４の実施形態に係る半導体集積回路の平面パターン構成図。 第４の実施形態に係る半導体集積回路の回路表示。 図８のＸＩＩＩ－ＸＩＩＩ線に沿う断面図。 図８のＸＩＶ－ＸＩＶ線に沿う断面図。 図８において、ハイレベル信号を出力した場合の電流経路の説明図。 図８において、ローレベル信号を出力した場合の電流経路の説明図。 図８において、エレクトロマイグレーション（ＥＭ）の抑制動作の説明図。 比較例に係る半導体集積回路の平面パターン構成図。 比較例に係る半導体集積回路の回路表示。 図１３において、ハイレベル信号を出力した場合の電流経路の説明図。 図１３において、ローレベル信号を出力した場合の電流経路の説明図。
次に、図面を参照して、実施の形態について説明する。以下に説明する明細書又は図面の記載において、同様の構成要素には同一の符号を付して説明を省略する。図面は模式的なものである。また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものである。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。以下の説明において、金属―酸化膜―半導体(ＭＯＳ:Metal Oxide Semiconductor）トランジスタをＭＯＳ、ｐチャネルＭＯＳトランジスタをＰＭＯＳ、ｎチャネルＭＯＳトランジスタをＮＭＯＳと表示することがある。また、ｐ型ウェル拡散領域をＰwell、ｎ型ウェル拡散領域をＮwellと表示することがある。また、ＰＭＯＳの活性領域をＰ+（ＰＭＯＳ）と表示し、ＮＭＯＳの活性領域をＮ+（ＮＭＯＳ）と表示することがある。また、活性領域には、ＭＯＳのソース領域、ドレイン領域及びチャネル領域が含まれるが区別はしない。また、活性領域と制御電極との間にはゲート酸化膜が形成されるが、図示は省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体集積回路１００の平面パターン構成図である。第１の実施形態に係る半導体集積回路１００は、トリプルハイトのスタンダードセルの論理回路を構成している。図１において、第１方向をＸ方向、第１方向に直交する第２方向をＹ方向、Ｘ－Ｙ平面に直交する第３方向をＺ方向と定義する。ダブルハイトセルとは、２つのセルをチャネル幅方向に重ねることで、トランジスタを配置するための面積をシングルハイトセルに比べて２倍以上確保可能なセルである。トリプルハイトセルとは、３つのセルをチャネル幅方向に重ねることで、トランジスタを配置するための面積をシングルハイトセルに比べて３倍以上確保可能なセルである。
第１の実施形態に係る半導体集積回路１００は、図１に示すように、第１の電源線（ＶＤＤ１）１０、第２の電源線（ＶＳＳ２）１２、第３の電源線（ＶＳＳ３）１４、及び第４の電源線（ＶＤＤ４）１６を備える。第１の電源線（ＶＤＤ１）１０及び第２の電源線（ＶＳＳ２）１２は、Ｘ方向に延伸し、互いに離隔して配置されている。第３の電源線（ＶＳＳ３）１４は、Ｘ方向に直交するＹ方向に第１の電源線１０と平行に隣接して配置され、第２の電源線１２と同電位を有する。第４の電源線（ＶＤＤ４）１６は、マイナスＹ方向に第２の電源線１２と平行に隣接して配置され、第１の電源線１０と同電位を有する。
更に、第１の実施形態に係る半導体集積回路１００は、図１に示すように、第１のトランジスタＰＭＯＳ１、第２のトランジスタＮＭＯＳ２、第３のトランジスタＮＭＯＳ３、及び第４のトランジスタＰＭＯＳ４を備える。第１のトランジスタＰＭＯＳ１は、第１の電源線１０の下方（マイナスＺ方向）に配置される。第１のトランジスタＰＭＯＳ１は、Ｙ方向及びマイナスＹ方向に延伸して配置された第１の導電型の第１の活性領域１８を有する。第２のトランジスタＮＭＯＳ２は、第２の電源線１２の下方（マイナスＺ方向）に配置される。第２のトランジスタＮＭＯＳ２は、Ｙ方向及びマイナスＹ方向に延伸して配置された第２の導電型の第２の活性領域２０を有する。第３のトランジスタＮＭＯＳ３は、第１の活性領域１８と第３の電源線１４の間に配置され、第２の導電型の第３の活性領域２２を有する。第４のトランジスタＰＭＯＳ４は、第２の活性領域２０と第４の電源線１６の間に配置され、第１の導電型の第４の活性領域２４を有する。
第１の実施形態に係る半導体集積回路１００は、図１に示すように、Ｙ方向に延伸する電極３４、電極３６、電極３３、及び電極３５を備える。電極３４は、第３の活性領域２２と第３の電源線１４を電気的に接続する。電極３６は、第４の活性領域２４と第４の電源線１６を電気的に接続する。電極３４は、コンタクト電極ＣＮ３を介して第３の活性領域２２と電気的に接続されている。電極３６は、コンタクト電極ＣＰ４を介して第４の活性領域２４と電気的に接続されている。更に、電極３４は、ＶＩＡ電極ＶＩＡＮ３を介して第３の電源線１４と電気的に接続されている。電極３６は、ＶＩＡ電極ＶＩＡＰ４を介して第４の電源線１６と電気的に接続されている。電極３３は、コンタクト電極ＣＰ３３1及びＣＰ３３2を介して第１の活性領域１８と電気的に接続されている。電極３５は、コンタクト電極ＣＮ３５1及びＣＮ３５2を介して第２の活性領域２０と電気的に接続されている。更に、電極３３は、ＶＩＡ電極ＶＩＡＰ１を介して第１の電源線１０と電気的に接続されている。電極３５は、ＶＩＡ電極ＶＩＡＮ２を介して第２の電源線１２と電気的に接続されている。以上の構成により、第１のトランジスタＰＭＯＳ１及び第４のトランジスタＰＭＯＳ４の主電極の一方であるソースは電源電圧ＶＤＤに接続され、第２のトランジスタＮＭＯＳ２及び第３のトランジスタＮＭＯＳ３の主電極の一方であるソースは電源電圧ＶＳＳに接続される。第１の実施形態に係る半導体集積回路１００は、後述する図９の回路表示と同様に、第１のトランジスタＰＭＯＳ１と第２のトランジスタＮＭＯＳ２とから構成される第１のＣＭＯＳインバータと、第４のトランジスタＰＭＯＳ４と第３のトランジスタＮＭＯＳ３とから構成される第２のＣＭＯＳインバータとの並列回路として表すことができる。
図２Ａは、図１のＩ－Ｉ線に沿う断面図である。図２Ａは、Ｙ方向に延伸する共通電極２６に沿って切断した構造に対応している。
第１の実施形態に係る半導体集積回路１００は、図１及び図２Ａに示すように、第１の活性領域１８、第２の活性領域２０、第３の活性領域２２、及び第４の活性領域２４を接続する共通電極２６を備える。共通電極２６は、Ｙ方向に延伸して配置されている。第１の実施形態に係る半導体集積回路１００の論理回路の出力は、共通電極２６より得られる。ここで、共通電極２６は、金属層で形成可能である。共通電極２６と第１の活性領域１８は、コンタクト電極ＣＰ２、及びＣＰ３を介して接続される。共通電極２６と第２の活性領域２０は、コンタクト電極ＣＮ４、及びＣＮ５を介して接続される。共通電極２６と第３の活性領域２２は、コンタクト電極ＣＮ１を介して接続される。共通電極２６と第４の活性領域２４は、コンタクト電極ＣＰ６を介して接続される。以上の構成により、第１のトランジスタＰＭＯＳ１及び第４のトランジスタＰＭＯＳ４の主電極の他方であるドレインは共通電極２６に接続され、第２のトランジスタＮＭＯＳ２及び第３のトランジスタＮＭＯＳ３の主電極の他方であるドレインも共通電極２６に接続される。尚、共通電極２６は、図１に示すように、出力ＯＵＴに接続される。
また、図１及び図２Ａに示すように、第１の活性領域１８と第２の活性領域２０との間、第１の活性領域１８と第３の活性領域２２との間、及び第２の活性領域２０と前記第４の活性領域２４との間には、絶縁層５２が配置されている。ここで、絶縁層５２は、互いの領域を絶縁分離するための絶縁層であり、例えば、シャロ－トレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）で形成可能である。また、絶縁層５２は、基板５０と第３の活性領域２２との間、及び基板５０と第４の活性領域２４との間にも配置されている。
また、第１の実施形態に係る半導体集積回路１００は、図１及び図２Ａに示すように、基板５０と、基板５０に配置され、第１の活性領域１８を有する第２の導電型の第１ウェル領域（Ｎwell1）４０と、基板５０に配置され、第２の活性領域２０を有する第１の導電型の第２ウェル領域(Ｐwell2)４２と、基板５０に配置され、第３の活性領域２２を有する第１の導電型の第３ウェル領域（Ｐwell3）４４と、基板５０に配置され、第４の活性領域２４を有する第２の導電型の第４ウェル領域（Ｎwell4）４６と、を備える。尚、基板５０は、例えば、第１の導電型の半導体で形成される。
また、図２Ａに示すように、基板５０に対して、共通電極２６は第１層目のメタル層として配置され、第１の電源線１０、第２の電源線１２、第３の電源線１４及び第４の電源線１６は、第２層目のメタル層として配置される。基板５０と共通電極２６との間、基板５０と第１の電源線１０、第２の電源線１２、第３の電源線１４及び第４の電源線１６との間には、層間絶縁層５４が配置されている。ここで、層間絶縁層５４は、例えば、酸化膜、窒化膜、ＴＥＯＳ（テトラエトキシシラン：Tetraethoxysilane）等の絶縁層で形成可能である。
図２Ｂは、図１のＩＩ－ＩＩ線に沿う断面図である。図２Ｂは、Ｙ方向に延伸する制御電極（ＰＧ２）２８2に沿って切断した構造に対応している。
第１の実施形態に係る半導体集積回路１００は、図１及び図２Ｂに示すように、第１の活性領域１８、第２の活性領域２０、第３の活性領域２２、及び第４の活性領域２４上にＹ方向に延伸して配置された制御電極（ＰＧ２）２８2を備える。また、図２Ｂに示すように、制御電極２８2上には、コンタクト電極ＣＰＧ2が配置されている。さらに、コンタクト電極ＣＰＧ2上には、入力電極３７2が配置されている。ここで、第１の活性領域１８、第２の活性領域２０、第３の活性領域２２、及び第４の活性領域２４上には、制御電極（ＰＧ２）２８2との間にゲート酸化膜が形成されているが、図示は省略している。第１のトランジスタＰＭＯＳ１は、第１の活性領域１８と制御電極２８2を備える。第２のトランジスタＮＭＯＳ２は、第２の活性領域２０と制御電極２８2を備える。第３のトランジスタＮＭＯＳ３は、第３の活性領域２２と制御電極２８2を備える。第４のトランジスタＰＭＯＳ４は、第４の活性領域２４と制御電極２８2を備える。
また、図１に示すように、制御電極２８2に隣接して平行に、Ｙ方向に延伸して配置された制御電極(ＰＧ１)２８1及び制御電極（ＰＧ３）２８3を備えていても良い。すなわち、制御電極は、複数本互いに並行にＹ方向に延伸して配置されていても良い。第１の実施形態に係る半導体集積回路１００は、制御電極が１本の場合には、例えば、インバータを構成することができる。制御電極が２本の場合には、例えば、２入力ＮＡＮＤゲートを構成可能である。制御電極２８1、制御電極２８2及び制御電極２８3は、例えば、ポリシリコン層で形成されている。ここで、第１の活性領域１８、第２の活性領域２０、第３の活性領域２２、及び第４の活性領域２４上には、制御電極２８1、及び制御電極２８3との間にもゲート酸化膜が形成されている。第１の実施形態に係る半導体集積回路１００は、図１及び図２Ｂに示すように、制御電極２８1、２８2及び２８3上に配置されたコンタクト電極ＣＰＧ1、ＣＰＧ2、ＣＰＧ3と、コンタクト電極ＣＰＧ1、ＣＰＧ2、ＣＰＧ3上に配置された入力電極３７1、３７2、３７3を備える。入力電極３７1、３７2、３７3は、それぞれコンタクト電極ＣＰＧ1、ＣＰＧ2、ＣＰＧ3を介して制御電極２８1、２８2、２８3と電気的に接続されている。入力電極３７1、３７2、３７3は、制御電極２８1、２８2、２８3毎に別々の入力として構成されていても良い。例えば、インバータ構成の場合には、入力電極３７1、３７2、３７3に電圧ＶＤＤ（ＶＳＳ）が入力されると、出力ＯＵＴでは、電圧ＶＳＳ（ＶＤＤ）が得られる。
図３Ａは、図１のＩＩＩ－ＩＩＩ線に沿う断面図である。図３Ａは、Ｘ方向に延伸する第３の電源線１４に沿って切断した構造に対応している。第１の実施形態に係る半導体集積回路１００は、図１及び図３Ａに示すように、基板５０と、基板５０上に配置された第３ウェル領域４４と、第３ウェル領域４４上に配置された絶縁層５２と、絶縁層５２上に層間絶縁層５４を介して配置された第３の電源線１４とを備える。図３Ａに示すように、層間絶縁層５４中には電極３４が埋め込まれており、電極３４は、ＶＩＡ電極ＶＩＡＮ３を介して第３の電源線１４と電気的に接続されている。電極３４は、第１層目のメタル層として配置されている。
図３Ｂは、図１のＩＶ－ＩＶ線に沿う断面図である。図３Ｂは、Ｘ方向に延伸する第３の活性領域２２に沿って切断した構造に対応している。第１の実施形態に係る半導体集積回路１００は、図１及び図３Ｂに示すように、基板５０と、基板５０上に配置された第３ウェル領域４４と、第３ウェル領域４４上に配置された第３の活性領域２２と、第３の活性領域２２上に配置された制御電極２８1、制御電極２８2、制御電極２８3、コンタクト電極ＣＮ１、及びコンタクト電極ＣＮ３と、コンタクト電極ＣＮ１上に配置された共通電極２６と、コンタクト電極ＣＮ３上に配置された電極３４とを備える。ここで、第３の活性領域２２上には、制御電極２８1と制御電極２８2と制御電極２８3の間にゲート酸化膜が形成されているが、図示は省略している。第３の活性領域２２は、基板５０との間が絶縁層５２により分離されている。また、第３の活性領域２２上には層間絶縁層５４が配置されている。
図１のＶＩＩＩ－ＶＩＩＩ線に沿う断面図も図３Ｂと同様に表される。したがって、図３Ｂは、Ｘ方向に延伸する第２の活性領域２０に沿って切断した構造にも対応している。第１の実施形態に係る半導体集積回路１００は、図１及び図３Ｂに示すように、基板５０と、基板５０上に配置された第２ウェル領域４２と、第２ウェル領域４２上に配置された第２の活性領域２０と、第２の活性領域２０上に配置された制御電極２８1、制御電極２８2、制御電極２８3、コンタクト電極ＣＮ５、及びコンタクト電極ＣＮ３５2と、コンタクト電極ＣＮ５上に配置された共通電極２６と、コンタクト電極ＣＮ３５2上に配置された電極３５とを備える。第２の活性領域２０は、基板５０との間が絶縁層５２により分離されている。また、第２の活性領域２０上には層間絶縁層５４が配置されている。
図３Ｃは、図１のＶ－Ｖ線に沿う断面図である。図３Ｃは、Ｘ方向に延伸する第１の活性領域１８に沿って切断した構造に対応している。第１の実施形態に係る半導体集積回路１００は、図１及び図３Ｃに示すように、基板５０と、基板５０上に配置された第１ウェル領域４０と、第１ウェル領域４０上に配置された第１の活性領域１８と、第１の活性領域１８上に配置された制御電極２８1、制御電極２８2、制御電極２８3、コンタクト電極ＣＰ２、及びコンタクト電極ＣＰ３３1と、コンタクト電極ＣＰ２上に配置された共通電極２６と、コンタクト電極ＣＰ３３1上に配置された電極３３とを備える。ここで、第１の活性領域１８上には、制御電極２８1と制御電極２８2と制御電極２８3との間にゲート酸化膜が形成されているが、図示は省略している。第１の活性領域１８は、基板５０との間が絶縁層５２により分離されている。また、第１の活性領域１８上には層間絶縁層５４が配置されている。
図１のＩＸ－ＩＸ線に沿う断面図も図３Ｃと同様に表される。したがって、図３Ｃは、Ｘ方向に延伸する第４の活性領域２４に沿って切断した構造にも対応している。第１の実施形態に係る半導体集積回路１００は、図１及び図３Ｃに示すように、基板５０と、基板５０上に配置された第４ウェル領域４６と、第４ウェル領域４６上に配置された第４の活性領域２４と、第４の活性領域２４上に配置された制御電極２８1、制御電極２８2、制御電極２８3、コンタクト電極ＣＰ６、及びコンタクト電極ＣＰ４と、コンタクト電極ＣＰ６上に配置された共通電極２６と、コンタクト電極ＣＰ４上に配置された電極３６とを備える。第４の活性領域２４は、基板５０との間が絶縁層５２により分離されている。また、第４の活性領域２４上には層間絶縁層５４が配置されている。
図３Ｄは、図１のＶＩ－ＶＩ線に沿う断面図である。図３Ｄは、Ｘ方向に延伸する第１の電源線１０に沿って切断した構造に対応している。第１の実施形態に係る半導体集積回路１００は、図１及び図３Ｄに示すように、基板５０と、基板５０上に配置された第１ウェル領域４０と、第１ウェル領域４０上に配置された第１の活性領域１８と、第１の活性領域１８上に配置された制御電極２８1、制御電極２８2、及び制御電極２８3とを備える。ここで、第１の活性領域１８上には、制御電極２８1と制御電極２８2と制御電極２８3の間にゲート酸化膜が形成されているが、図示は省略している。第１の活性領域１８は、基板５０との間が絶縁層５２により分離されている。また、第１の活性領域１８上には層間絶縁層５４が配置されている。層間絶縁層５４内には、共通電極２６が、第１層目のメタル層として配置されている。更に、層間絶縁層５４上には、第１の電源線１０が、第２層目のメタル層として配置されている。また、層間絶縁層５４内には、電極３３が、第１層目のメタル層として配置されている。更に、電極３３上には、ＶＩＡ電極ＶＩＡＰ１が配置され、第１の電源線１０と接続されている。
図３Ｅは、図１のＶＩＩ－ＶＩＩ線に沿う断面図である。図３Ｅは、Ｘ方向に延伸する第２の電源線１２に沿って切断した構造に対応している。第１の実施形態に係る半導体集積回路１００は、図１及び図３Ｅに示すように、基板５０と、基板５０上に配置された第２ウェル領域４２と、第２ウェル領域４２上に配置された第２の活性領域２０と、第２の活性領域２０上に配置された制御電極２８1、制御電極２８2、及び制御電極２８3とを備える。ここで、第２の活性領域２０には、制御電極２８1と制御電極２８2と制御電極２８3の間にゲート酸化膜が形成されているが、図示は省略している。第２の活性領域２０は、基板５０との間が絶縁層５２により分離されている。また、第２の活性領域２０上には層間絶縁層５４が配置されている。層間絶縁層５４内には、共通電極２６が、第１層目のメタル層として配置されている。更に、層間絶縁層５４上には、第２の電源線１２が、第２層目のメタル層として配置されている。また、層間絶縁層５４内には、電極３５が、第１層目のメタル層として配置されている。更に、電極３５上には、ＶＩＡ電極ＶＩＡＮ２が配置され、第２の電源線１２と接続されている。
図３Ｆは、図１のＸ－Ｘ線に沿う断面図である。図３Ｆは、Ｘ方向に延伸する第４の電源線１６に沿って切断した構造に対応している。第１の実施形態に係る半導体集積回路１００は、図１及び図３Ｆに示すように、基板５０と、基板５０上に配置された第４ウェル領域４６と、第４ウェル領域４６上に配置された絶縁層５２と、絶縁層５２上に層間絶縁層５４を介して配置された第４の電源線１６とを備える。また、層間絶縁層５４内には、電極３６が、第１層目のメタル層として配置されている。更に、電極３６上には、ＶＩＡ電極ＶＩＡＰ４が配置され、第４の電源線１６と接続されている。
第１の実施形態に係る半導体集積回路１００は、第１のトランジスタＰＭＯＳ１及び第２のトランジスタＮＭＯＳ２からなるダブルハイトのセル構造に対して、第３のトランジスタＮＭＯＳ３、及び第４のトランジスタＰＭＯＳ４を配置することでトリプルハイトのセル構造を形成している。第３のトランジスタＮＭＯＳ３は、第１の活性領域１８と第３の電源線１４の間に配置され、第２の導電型の第３の活性領域２２を有する。第４のトランジスタＰＭＯＳ４は、第２の活性領域２０と第４の電源線１６の間に配置され、第１の導電型の第４の活性領域２４を有する。このため、ダブルハイトのセル構造では不活性領域であった使用しない領域を第３の活性領域２２及び第４の活性領域２４とすることができ、スタンダードセルのセルパターンの面積効率を改善することできる。
更に、図１に示すように、第１のトランジスタＰＭＯＳ１は、第１の電源線１０の下方にＹ方向及びマイナスＹ方向に延伸して配置された第１の導電型の第１の活性領域１８を有する。第２のトランジスタＮＭＯＳ２は、第２の電源線１２の下方にＹ方向及びマイナスＹ方向に延伸して配置された第２の導電型の第２の活性領域２０を有する。第１のトランジスタＰＭＯＳ１では、第１の電源線１０の下方に配置される第１の活性領域１８の部分もゲート幅に寄与しており、第２のトランジスタＮＭＯＳ２では、第２の電源線１２の下方に配置される第２の活性領域２０の部分もゲート幅に寄与している。このため、トランジスタのゲート幅を比較すると、第１のトランジスタＰＭＯＳ１及び第２のトランジスタＮＭＯＳ２のゲート幅は、第３のトランジスタＮＭＯＳ３及び第４のトランジスタＰＭＯＳ４のゲート幅に比べ、例えば約３倍程度大きい。このため、第１の実施形態に係る半導体集積回路１００は、第１のトランジスタＰＭＯＳ１及び第２のトランジスタＮＭＯＳ２の実効的なゲート幅を増やすことができ、駆動能力を増大することができる。
（第１の実施形態の効果）
第１の実施形態に係る半導体集積回路は、スタンダードセルのセルパターンの面積効率を改善することできる。
（第２の実施形態）
図４は、第２の実施形態に係る半導体集積回路１０２の平面パターン構成図である。以下の説明においては、第１の実施形態に係る半導体集積回路１００と異なる構成部分について説明し、同じ構成部分については、説明を省略する。入力電極３７1、３７2、３７3、及び出力ＯＵＴについても図１と同様に表されるが、図４では図示を省略している。
第２の実施形態に係る半導体集積回路１０２は、図４に示すように、電極（ＭＮ１）３０1～３０3及び電極（ＭＰ２）３２1～３２3を備える。電極３０1～３０3は、互いに平行にＹ方向に延伸し、第３の活性領域２２と第１の電源線１０を電気的に接続している。電極３２1～３２3は、互いに平行にＹ方向に延伸し、第４の活性領域２４と第２の電源線１２を電気的に接続している。また、第２の実施形態に係る半導体集積回路１０２は、図４に示すように、Ｙ方向に延伸する電極３３、及び電極３５を備える。電極３３は、コンタクト電極ＣＰ３３1及びＣＰ３３2を介して第１の活性領域１８と電気的に接続されている。電極３５は、コンタクト電極ＣＮ３５1及びＣＮ３５2を介して第２の活性領域２０と電気的に接続されている。更に、電極３３は、ＶＩＡ電極ＶＩＡＰ１を介して第１の電源線１０と電気的に接続されている。電極３５は、ＶＩＡ電極ＶＩＡＮ２を介して第２の電源線１２と電気的に接続されている。以上の構成により、第１のトランジスタＰＭＯＳ１の主電極の一方であるソースは電源電圧ＶＤＤに接続され、第２のトランジスタＮＭＯＳ２の主電極の一方であるソースは電源電圧ＶＳＳに接続される。第１のトランジスタＰＭＯＳ１の主電極の他方であるドレインは共通電極２６に接続され、第２のトランジスタＮＭＯＳ２の主電極の他方であるドレインも共通電極２６に接続される。
図５は、図４のＸＩ－ＸＩ線に沿う断面図である。第２の実施形態に係る半導体集積回路１０２は、図４及び図５に示すように、基板５０と、基板５０上に配置された第１ウェル領域４０、第２ウェル領域４２、第３ウェル領域４４、及び第４ウェル領域４６、を備える。第１の活性領域１８は、第１ウェル領域４０上に配置されている。第２の活性領域２０は、第２ウェル領域４２上に配置されている。第３の活性領域２２は、第３ウェル領域４４上に配置されている。第４の活性領域２４は、第４ウェル領域４６上に配置されている。
更に、第２の実施形態に係る半導体集積回路１０２は、図４及び図５に示すように、第３の活性領域２２上に配置されたコンタクト電極ＣＮ３、第４の活性領域２４上に配置されたコンタクト電極ＣＰ４を備える。コンタクト電極ＣＮ３上には、電極３０2が配置されている。コンタクト電極ＣＰ４上には、電極３２2が配置されている。
更に、第２の実施形態に係る半導体集積回路１０２は、図４及び図５に示すように、電極３０2上に配置されたＶＩＡ電極ＶＩＡＮ１と、電極３２2上に配置されたＶＩＡ電極ＶＩＡＰ２と、ＶＩＡ電極ＶＩＡＮ１上に配置された第１の電源線１０と、ＶＩＡ電極ＶＩＡＰ２上に配置された第２の電源線１２と、を備える。
第３の活性領域２２は、コンタクト電極ＣＮ３を介して電極３０2と電気的に接続されている。また、第４の活性領域２４は、コンタクト電極ＣＰ４を介して電極３２2と電気的に接続されている。電極３０2は、ＶＩＡ電極ＶＩＡＮ１を介して、第１の電源線１０と電気的に接続されている。電極３２2は、ＶＩＡ電極ＶＩＡＰ２を介して、第２の電源線１２と電気的に接続されている。
また、第２の実施形態に係る半導体集積回路１０２は、図４に示すように、第１の活性領域１８、第２の活性領域２０、第３の活性領域２２、及び第４の活性領域２４上にＹ方向に延伸して互いに平行に配置された制御電極２８1、２８2、２８3を備える。第１のトランジスタＰＭＯＳ１は、第１の活性領域１８と制御電極２８1、２８2、２８3を備える。第２のトランジスタＮＭＯＳ２は、第２の活性領域２０と制御電極２８1、２８2、２８3を備える。第３のトランジスタＮＭＯＳ３は、第３の活性領域２２と制御電極２８1、２８2、２８3を備える。第４のトランジスタＰＭＯＳ４は、第４の活性領域２４と制御電極２８1、２８2、２８3を備える。
また、第２の実施形態に係る半導体集積回路１０２は、図４及び図５に示すように、第１の活性領域１８と第２の活性領域２０との間、第１の活性領域１８と第３の活性領域２２との間、及び第２の活性領域２０と前記第４の活性領域２４との間に配置された分離用の絶縁層５２を備える。また、絶縁層５２は、基板５０と第３の活性領域２２との間、及び基板５０と第４の活性領域２４との間にも配置されている。
また、第２の実施形態に係る半導体集積回路１０２は、図４に示すように、第１の活性領域１８、及び第２の活性領域２０を接続する共通電極２６を備える。第２の実施形態に係る半導体集積回路１０２の論理回路の出力は、共通電極２６より得られる。共通電極２６と第１の活性領域１８は、コンタクト電極ＣＰ２、ＣＰ３を介して接続される。共通電極２６と第２の活性領域２０は、コンタクト電極ＣＮ４、ＣＮ５を介して接続される。第２実施形態に係る半導体集積回路１０２は、後述する図１３の回路表示と同様に、第１のトランジスタＰＭＯＳ１と第２のトランジスタＮＭＯＳ２とから構成される相補型ＣＭＯＳ（Complementary MOS）インバータとして表すことができる。
また、基板５０に対して、共通電極２６、電極３０1～３０3、及び電極３２1～３２3は第１層目のメタル層として配置され、第１の電源線１０、第２の電源線１２、第３の電源線１４及び第４の電源線１６は、第２層目のメタル層として配置される。基板５０と共通電極２６との間、基板５０と第１の電源線１０、第２の電源線１２、第３の電源線１４及び第４の電源線１６との間には、層間絶縁層５４が配置されている。
（キャパシタ）
第２の実施形態に係る半導体集積回路１０２は、図５に示すように、第１ウェル領域４０及び第４ウェル領域４６は、第１の電源線１０及び第４の電源線１６と同電位の電圧ＶＤＤに接続され、第２ウェル領域４２及び第３ウェル領域４４は、第２の電源線１２及び第３の電源線１４と同電位の電圧ＶＳＳに接続されている。この結果として、第３の活性領域２２は、第３ウェル領域４４との間にｐｎ接合からなる第１のキャパシタを形成している。また、第４の活性領域２４は、第４ウェル領域４６との間にｐｎ接合からなる第２のキャパシタを形成している。すなわち、第２の実施形態に係る半導体集積回路１０２は、スタンダードセル内において、Ｙ方向の中央に配置される第１の電源線１０及び第２の電源線１２にキャパシタを接続している。
第２の実施形態に係る半導体集積回路１０２は、第１のトランジスタＰＭＯＳ１及び第２のトランジスタＮＭＯＳ２からなるダブルハイトのセル構造に対して、第３のトランジスタＮＭＯＳ３、及び第４のトランジスタＰＭＯＳ４を配置することでトリプルハイトのセル構造を形成している。更に、第３の活性領域２２、及び第４の活性領域２４の配置領域に第１のキャパシタ及び第２のキャパシタを形成している。このため、ダブルハイトのセル構造では不活性領域であった使用しない領域を第３の活性領域２２及び第４の活性領域２４とすると共に、キャパシタの配置領域とすることができ、スタンダードセルのセルパターンの面積効率を改善することができる。すなわち、例えば、ＸＹ方向に複数のスタンダードセルを配置したロジックのブロック内で他のスペースに別途配置していたキャパシタをスタンダードセルのセルパターン内に効率的に配置することが可能となり面積効率を改善することができる。また、第３の電源線１４と第４の電源線１６は、第２の実施形態に係る半導体集積回路１０２内では接続されておらず、配置配線プログラム等で必要なければ無くても良い。また、図４では電極３０１～３０３と３３、電極３２１～３２３と３５、ＶＩＡ電極ＶＩＡＮ１とＶＩＡＰ１、ＶＩＡ電極ＶＩＡＰ２とＶＩＡＮ２は別電極として図示したが、それぞれ同じ電源電圧に接続されているため共通化しても良い。
第２の実施形態に係る半導体集積回路ではスタンダードセル内にキャパシタを電源と接地間に挿入して、内部の急激なピーク電流に対してキャパシタから電流が供給されるようにして電源電圧降下を抑制することができ、電源の揺れを抑えることができる。
（第２の実施形態の効果）
第２の実施形態に係る半導体集積回路では、スタンダードセルのセルパターンの面積効率を改善することできる。また、スタンダードセル内にキャパシタを配置することで、回路速度と動作の安定性を高めることができる。
（第３の実施形態）
図６Ａは、第３の実施形態に係る半導体集積回路１０４の平面パターン構成図である。以下の説明においては、第１の実施形態に係る半導体集積回路１００と異なる構成部分について説明し、同じ構成部分については、説明を省略する。入力電極３７1、３７2、３７3、及び出力ＯＵＴについても図１と同様に表されるが、図６Ａでは図示を省略している。
第３の実施形態に係る半導体集積回路１０４は、図６Ａに示すように、Ｙ方向に延伸する電極（ＭＮ３）３４1～３４4と、電極（ＭＰ４）３６1～３６4を備える。電極３４1～３４4は、互いに平行にＹ方向に延伸し、第３の活性領域２２と第３の電源線１４を電気的に接続している。電極３６1～３６4は、互いに平行にＹ方向に延伸し、第４の活性領域２４と第４の電源線１６を電気的に接続している。また、第３の実施形態に係る半導体集積回路１０４は、図６Ａに示すように、Ｙ方向に延伸する電極３３、及び電極３５を備える。電極３３は、コンタクト電極ＣＰ３３1及びＣＰ３３2を介して第１の活性領域１８と電気的に接続されている。電極３５は、コンタクト電極ＣＰ３５1及びＣＰ３５2を介して第２の活性領域２０と電気的に接続されている。更に、電極３３は、ＶＩＡ電極ＶＩＡＰ１を介して第１の電源線１０と電気的に接続されている。電極３５は、ＶＩＡ電極ＶＩＡＮ２を介して第２の電源線１２と電気的に接続されている。以上の構成により、第１のトランジスタＰＭＯＳ１の主電極の一方であるソースは電源電圧ＶＤＤに接続され、第２のトランジスタＮＭＯＳ２の主電極の一方であるソースは電源電圧ＶＳＳに接続される。第１のトランジスタＰＭＯＳ１の主電極の他方であるドレインは共通電極２６に接続され、第２のトランジスタＮＭＯＳ２の主電極の他方であるドレインも共通電極２６に接続される。
図７は、図６ＡのＸＩＩ－ＸＩＩ線に沿う断面図である。第３の実施形態に係る半導体集積回路１０４は、図６Ａ及び図７に示すように、基板５０と、基板５０上に配置された第１ウェル領域４０、第２ウェル領域４２、第３ウェル領域４４、及び第４ウェル領域４６、を備える。第１の活性領域１８は、第１ウェル領域４０上に配置されている。第２の活性領域２０は、第２ウェル領域４２上に配置されている。第３の活性領域２２は、第３ウェル領域４４上に配置されている。第４の活性領域２４は、第４ウェル領域４６上に配置されている。
更に、第３の実施形態に係る半導体集積回路１０４は、図６Ａ及び図７に示すように、第３の活性領域２２上に配置されたコンタクト電極ＣＮ３、第４の活性領域２４上に配置されたコンタクト電極ＣＰ４を備える。コンタクト電極ＣＮ３上には、電極３４1～３４4が配置されている。コンタクト電極ＣＰ４上には、電極３６1～３６4が配置されている。
更に、第３の実施形態に係る半導体集積回路１０４は、図６Ａ及び図７に示すように、電極３４１～３４4上に配置されたＶＩＡ電極ＶＩＡＮ３と、電極３６１～３６4上に配置されたＶＩＡ電極ＶＩＡＰ４と、ＶＩＡ電極ＶＩＡＮ３上に配置された第３の電源線１４と、ＶＩＡ電極ＶＩＡＰ４上に配置された第４の電源線１６と、を備える。
第３の活性領域２２は、コンタクト電極ＣＮ３を介して電極３４１～３４4と電気的に接続されている。また、第４の活性領域２４は、コンタクト電極ＣＰ４を介して電極３６１～３６4と電気的に接続されている。電極３４１～３４4は、ＶＩＡ電極ＶＩＡＮ３を介して、第３の電源線１４と電気的に接続されている。電極３６１～３６4は、ＶＩＡ電極ＶＩＡＰ４を介して、第４の電源線１６と電気的に接続されている。
また、第３の実施形態に係る半導体集積回路１０４は、図６Ａに示すように、第１の活性領域１８、第２の活性領域２０、第３の活性領域２２、及び第４の活性領域２４上にＹ方向に延伸して互いに平行に配置された制御電極２８1、２８2、２８3を備える。第１のトランジスタＰＭＯＳ１は、第１の活性領域１８と制御電極２８1、２８2、２８3を備える。第２のトランジスタＮＭＯＳ２は、第２の活性領域２０と制御電極２８1、２８2、２８3を備える。第３のトランジスタＮＭＯＳ３は、第３の活性領域２２と制御電極２８1、２８2、２８3を備える。第４のトランジスタＰＭＯＳ４は、第４の活性領域２４と制御電極２８1、２８2、２８3を備える。
また、第３の実施形態に係る半導体集積回路１０４は、図６Ａ及び図７に示すように、第１の活性領域１８と第２の活性領域２０との間、第１の活性領域１８と第３の活性領域２２との間、及び第２の活性領域２０と前記第４の活性領域２４との間に配置された絶縁層５２を備える。また、絶縁層５２は、基板５０と第３の活性領域２２との間、及び基板５０と第４の活性領域２４との間にも配置されている。
また、第３の実施形態に係る半導体集積回路１０４は、図６Ａに示すように、第１の活性領域１８、及び第２の活性領域２０を接続する共通電極２６Ａを備える。第３の実施形態に係る半導体集積回路１０４の論理回路の出力は、共通電極２６Ａより得られる。共通電極２６Ａと第１の活性領域１８は、コンタクト電極ＣＰ２、ＣＰ３を介して接続される。共通電極２６Ａと第２の活性領域２０は、コンタクト電極ＣＮ４、ＣＮ５を介して接続される。第３の実施形態に係る半導体集積回路１０４は、後述する図１３の回路表示と同様に、第１のトランジスタＰＭＯＳ１と第２のトランジスタＮＭＯＳ２とから構成されるＣＭＯＳインバータとして表すことができる。
また、基板５０に対して、共通電極２６Ａ、電極３４1～３４4、及び電極３６1～３６4は第１層目のメタル層として配置され、第１の電源線１０、第２の電源線１２、第３の電源線１４及び第４の電源線１６は、第２層目のメタル層として配置される。基板５０と共通電極２６との間、基板５０と第１の電源線１０、第２の電源線１２、第３の電源線１４及び第４の電源線１６との間には、層間絶縁層５４が配置されている。
（キャパシタ）
図７に示すように、第３の実施形態に係る半導体集積回路１０４において、第１ウェル領域４０及び第４ウェル領域４６は、第１の電源線１０及び第４の電源線１６と同電位の電圧ＶＤＤに接続され、第２ウェル領域４２及び第３ウェル領域４４は、第２の電源線１２及び第３の電源線１４と同電位の電圧ＶＳＳに接続されている。この結果として、第３の活性領域２２は、第３ウェル領域４４との間にｐｎ接合からなる第３のキャパシタを形成している。また、第４の活性領域２４は、第４ウェル領域４６との間にｐｎ接合からなる第４のキャパシタを形成している。すなわち、第３の実施形態に係る半導体集積回路１０４は、スタンダードセル内において、Ｙ方向の上下に配置される第３の電源線１４及び第４の電源線１６にキャパシタを接続している。
第３の実施形態に係る半導体集積回路１０４は、第１のトランジスタＰＭＯＳ１及び第２のトランジスタＮＭＯＳ２からなるダブルハイトのセル構造に対して、第３のトランジスタＮＭＯＳ３、及び第４のトランジスタＰＭＯＳ４を配置することでトリプルハイトのセル構造を形成している。更に、第３の活性領域２２、及び第４の活性領域２４の配置領域に第３のキャパシタ及び第４のキャパシタを形成している。このため、ダブルハイトのセル構造では不活性領域であった使用しない領域を第３の活性領域２２及び第４の活性領域２４とすると共に、キャパシタの配置領域とすることができ、スタンダードセルのセルパターンの面積効率を改善することができる。
（第３の実施形態の効果）
第３の実施形態に係る半導体集積回路では、スタンダードセルのセルパターンの面積効率を改善することできる。また、スタンダードセル内にキャパシタを配置することで、回路速度と動作の安定性を高めることができる。
（第３の実施形態の変形例）
図６Ｂは、第３の実施形態の変形例に係る半導体集積回路１０６の平面パターン構成図である。以下の説明においては、第３の実施形態に係る半導体集積回路１０４と異なる構成部分について説明し、同じ構成部分については、説明を省略する。入力電極３７1、３７2、３７3、及び出力ＯＵＴについても図１と同様に表されるが、図６Ｂでは図示を省略している。
第３の実施形態の変形例に係る半導体集積回路１０６は、図６Ｂに示すように、Ｙ方向に延伸し、第３の活性領域２２と第３の電源線１４を電気的に接続する電極３４2～３４4と、Ｙ方向に延伸し、第４の活性領域２４と第４の電源線１６を電気的に接続する電極３６2～３６4とを備える。
また、第３の実施形態の変形例に係る半導体集積回路１０６は、図６Ｂに示すように、第１の活性領域１８、第２の活性領域２０、第３の活性領域２２、及び第４の活性領域２４を接続する共通電極２６Ｂを備える。共通電極２６Ｂと第１の活性領域１８は、コンタクト電極ＣＰ２、ＣＰ３を介して電気的に接続される。共通電極２６Ｂと第２の活性領域２０は、コンタクト電極ＣＮ４、ＣＮ５を介して電気的に接続される。共通電極２６Ｂと第３の活性領域２２は、コンタクト電極ＣＮ１を介して電気的に接続される。共通電極２６Ｂと第４の活性領域２４は、コンタクト電極ＣＰ６を介して電気的に接続される。第３の実施形態の変形例に係る半導体集積回路１０６は、後述する図９の回路表示と同様に、第１のトランジスタＰＭＯＳ１と第２のトランジスタＮＭＯＳ２とから構成される第１のＣＭＯＳインバータと、第４のトランジスタＰＭＯＳ４と第３のトランジスタＮＭＯＳ３とから構成される第２のＣＭＯＳインバータとの並列回路として表すことができる。
第３の実施形態の変形例に係る半導体集積回路１０６においても図６ＢのＸＩＩ－ＸＩＩ線に沿う断面図は、図７と同様であるため、断面構造の説明は省略する。また、第３の実施形態の変形例に係る半導体集積回路１０６において、共通電極２６Ｂに沿ってＹ方向に切断した断面構造は、図１のＩ-Ｉ線に沿う断面構造、すなわち、図２Ａと同様である。
第３の実施形態の変形例に係る半導体集積回路１０６においても第１ウェル領域４０及び第４ウェル領域４６は、第１の電源線１０及び第４の電源線と同電位の電圧ＶＤＤに接続され、第２ウェル領域４２及び第３ウェル領域４４は、第２の電源線１２及び第３の電源線１４と同電位の電圧ＶＳＳに接続されている。
（キャパシタ）
第３の実施形態の変形例に係る半導体集積回路１０６においても第３の実施形態に係る半導体集積回路１０４と同様に、第３の活性領域２２は、第３ウェル領域４４との間にｐｎ接合からなる第３のキャパシタを備え、第４の活性領域２４は、第４ウェル領域４６との間にｐｎ接合からなる第４のキャパシタを備える。すなわち、第３の実施形態の変形例に係る半導体集積回路１０６も、スタンダードセル内において、Ｙ方向の上下に配置される第３の電源線１４及び第４の電源線１６にキャパシタを接続している。
第３の実施形態の変形例に係る半導体集積回路１０６は、第１のトランジスタＰＭＯＳ１及び第２のトランジスタＮＭＯＳ２からなるダブルハイトのセル構造に対して、第３のトランジスタＮＭＯＳ３、及び第４のトランジスタＰＭＯＳ４を配置することでトリプルハイトのセル構造を形成している。更に、第３の活性領域２２、及び第４の活性領域２４の配置領域に第３のキャパシタ及び第４のキャパシタを形成可能である。このため、ダブルハイトのセル構造では不活性領域であった使用しない領域を第３の活性領域２２及び第４の活性領域２４とすると共に、キャパシタの配置領域とすることができ、スタンダードセルのセルパターンの面積効率を改善することできる。
（第３の実施形態の変形例の効果）
第３の実施形態の変形例に係る半導体集積回路では、スタンダードセルのセルパターンの面積効率を改善することできる。また、スタンダードセル内にキャパシタを配置することで、回路速度と動作の安定性を高めることできる。
（第４の実施形態）
図８は、第４の実施形態に係る半導体集積回路１０８の平面パターン構成図である。第４の実施形態に係る半導体集積回路１０８は、トリプルハイトのスタンダードセルであり、ＣＭＯＳインバータのパターン構成に対応している。出力ＯＵＴについては、図１と同様に表されるが、図８では図示を省略している。
第４の実施形態に係る半導体集積回路１０８は、図８に示すように、第１の電源線１０、第２の電源線１２、第３の電源線１４、及び第４の電源線１６を備える。第１の電源線１０及び第２の電源線１２は、Ｘ方向に延伸し、互いに離隔して配置されている。第３の電源線１４は、Ｘ方向に直交するＹ方向に第１の電源線１０と平行に隣接して配置され、第２の電源線１２と同電位を有する。第４の電源線１６は、マイナスＹ方向に第２の電源線１２と平行に隣接して配置され、第１の電源線１０と同電位を有する。
更に、第４の実施形態に係る半導体集積回路１０８は、図８に示すように、第１のトランジスタＰＭＯＳ１、第２のトランジスタＮＭＯＳ２、第３のトランジスタＮＭＯＳ３、及び第４のトランジスタＰＭＯＳ４を備える。第１のトランジスタＰＭＯＳ１は、第１の電源線１０の下方（マイナスＺ方向）に配置される。第１のトランジスタＰＭＯＳ１は、Ｙ方向及びマイナスＹ方向に延伸して配置された第１の導電型の第１の活性領域１８を有する。第２のトランジスタＮＭＯＳ２は、第２の電源線１２の下方（マイナスＺ方向）に配置される。第２のトランジスタＮＭＯＳ２は、Ｙ方向及びマイナスＹ方向に延伸して配置された第２の導電型の第２の活性領域２０を有する。第３のトランジスタＮＭＯＳ３は、第１の活性領域１８と第３の電源線１４の間に配置され、第２の導電型の第３の活性領域２２を有する。第４のトランジスタＰＭＯＳ４は、第２の活性領域２０と第４の電源線１６の間に配置され、第１の導電型の第４の活性領域２４を有する。
第４の実施形態に係る半導体集積回路１０８は、図８に示すように、Ｙ方向に延伸する電極３４、電極３６、電極３３、及び電極３５を備える。電極３４は、第３の活性領域２２と第３の電源線１４を電気的に接続する。電極３６は、第４の活性領域２４と第４の電源線１６を電気的に接続する。電極３３は、コンタクト電極ＣＰ３３1及びＣＰ３３2を介して第１の活性領域１８と電気的に接続されている。電極３５は、コンタクト電極ＣＰ３５1及びＣＰ３５2を介して第２の活性領域２０と電気的に接続されている。更に、電極３３は、ＶＩＡ電極ＶＩＡＰ１を介して第１の電源線１０と電気的に接続されている。電極３５は、ＶＩＡ電極ＶＩＡＮ２を介して第２の電源線１２と電気的に接続されている。
図９は、第４の実施形態に係る半導体集積回路１０８の回路表示である。第４の実施形態に係る半導体集積回路１０８は、図９に示すように、第１のトランジスタＰＭＯＳ１と第２のトランジスタＮＭＯＳ２とから構成される第１のＣＭＯＳインバータと、第４のトランジスタＰＭＯＳ４と第３のトランジスタＮＭＯＳ３とから構成される第２のＣＭＯＳインバータとの並列回路として表すことができる。入力Ａは、制御電極２８に接続された入力電極３７に接続されている。出力Ｂは、共通電極２６に接続されている。
図１０Ａは、図８のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。第４の実施形態に係る半導体集積回路１０８は、図８及び図１０Ａに示すように、基板５０と、基板５０上に配置された第１ウェル領域４０、第２ウェル領域４２、第３ウェル領域４４、及び第４ウェル領域４６を備える。第１の活性領域１８は、第１ウェル領域４０上に配置されている。第２の活性領域２０は、第２ウェル領域４２上に配置されている。第３の活性領域２２は、第３ウェル領域４４上に配置されている。第４の活性領域２４は、第４ウェル領域４６上に配置されている。第１の活性領域１８上には、コンタクト電極ＣＰ３３1、ＣＰ３３2が配置されている。第２の活性領域２０上には、コンタクト電極ＣＮ３５1、ＣＮ３５2が配置されている。第３の活性領域２２上には、コンタクト電極ＣＮ３が配置されている。第４の活性領域２４上には、コンタクト電極ＣＰ４が配置されている。コンタクト電極ＣＰ３３1、ＣＰ３３2上には、電極３３が配置され、コンタクト電極ＣＮ３５1、ＣＮ３５2上には、電極３５が配置されている。コンタクト電極ＣＮ３上には電極３４が配置されている。コンタクト電極ＣＰ４上には電極３６が配置されている。電極３３上にはＶＩＡ電極ＶＩＡＰ１が配置されている。電極３５上にはＶＩＡ電極ＶＩＡＮ２が配置されている。電極３４上にはＶＩＡ電極ＶＩＡＮ３が配置されている。電極３６上にはＶＩＡ電極ＶＩＡＰ４が配置されている。ＶＩＡ電極ＶＩＡＰ１上には第１の電源線１０が配置されている。ＶＩＡ電極ＶＩＡＮ２上には第２の電源線１２が配置されている。ＶＩＡ電極ＶＩＡＮ３上には第３の電源線１４が配置されている。ＶＩＡ電極ＶＩＡＰ４上には第４の電源線１６が配置されている。
第１の活性領域１８は、コンタクト電極ＣＰ３３1、ＣＰ３３2を介して電極３３と電気的に接続されている。また、第２の活性領域２０は、コンタクト電極ＣＮ３５1、ＣＮ３５2を介して電極３５と電気的に接続されている。電極３３は、ＶＩＡ電極ＶＩＡＰ１を介して、第１の電源線１０と電気的に接続されている。電極３５は、ＶＩＡ電極ＶＩＡＮ２を介して、第２の電源線１２と電気的に接続されている。
第３の活性領域２２は、コンタクト電極ＣＮ３を介して電極３４と電気的に接続されている。また、第４の活性領域２４は、コンタクト電極ＣＰ４を介して電極３６と電気的に接続されている。電極３４は、ＶＩＡ電極ＶＩＡＮ３を介して、第３の電源線１４と電気的に接続されている。電極３６は、ＶＩＡ電極ＶＩＡＰ４を介して、第４の電源線１６と電気的に接続されている。
図１０Ｂは、図８のＸＩＶ－ＸＩＶ線に沿う断面図である。図１０Ｂは、Ｙ方向に延伸する制御電極２８に沿って切断した構造に対応している。第４の実施形態に係る半導体集積回路１０８は、図８及び図１０Ｂに示すように、第１の活性領域１８、第２の活性領域２０、第３の活性領域２２、及び第４の活性領域２４上にＹ方向に延伸して配置された制御電極２８を備える。ここで、第１の活性領域１８、第２の活性領域２０、第３の活性領域２２、及び第４の活性領域２４上には、制御電極２８との間にゲート酸化膜が配置されるが、図示は省略している。第１のトランジスタＰＭＯＳ１は、第１の活性領域１８と制御電極２８を備える。第２のトランジスタＮＭＯＳ２は、第２の活性領域２０と制御電極２８を備える。第３のトランジスタＮＭＯＳ３は、第３の活性領域２２と制御電極２８を備える。第４のトランジスタＰＭＯＳ４は、第４の活性領域２４と制御電極２８を備える。また、第４の実施形態に係る半導体集積回路１０８は、図８及び図１０Ｂに示すように、制御電極２８上に配置されたコンタクト電極ＣＰＧと、コンタクト電極ＣＰＧ上に配置された入力電極３７を備える。入力電極３７は、コンタクト電極ＣＰＧを介して制御電極２８と電気的に接続されている。
また、第４の実施形態に係る半導体集積回路１０８は、図８に示すように、第１の活性領域１８、第２の活性領域２０、第３の活性領域２２、及び第４の活性領域２４を接続する共通電極２６を備える。第４の実施形態に係る半導体集積回路１０８の論理回路の出力は、共通電極２６より得られる。共通電極２６と第１の活性領域１８は、コンタクト電極ＣＰ２、ＣＰ３を介して電気的に接続される。共通電極２６と第２の活性領域２０は、コンタクト電極ＣＮ４、ＣＮ５を介して電気的に接続される。共通電極２６と第３の活性領域２２は、コンタクト電極ＣＮ１を介して電気的に接続される。共通電極２６と第４の活性領域２４は、コンタクト電極ＣＰ６を介して電気的に接続される。
また、基板５０に対して、共通電極２６、入力電極３７、電極３３、電極３５、電極３４、及び電極３６は第１層目のメタル層として配置され、第１の電源線１０、第２の電源線１２、第３の電源線１４及び第４の電源線１６は、第２層目のメタル層として配置される。基板５０と共通電極２６との間、基板５０と第１の電源線１０、第２の電源線１２、第３の電源線１４及び第４の電源線１６との間には、層間絶縁層５４が配置されている。
図８及び図１０Ａに示すように、第４の実施形態に係る半導体集積回路１０８において、第１ウェル領域４０及び第４ウェル領域４６は、第１の電源線１０及び第４の電源線と同電位の電圧ＶＤＤに接続され、第２ウェル領域４２及び第３ウェル領域４４は、第２の電源線１２及び第３の電源線１４と同電位の電圧ＶＳＳに接続されている。
第４の実施形態に係る半導体集積回路１０８は、第１のトランジスタＰＭＯＳ１及び第２のトランジスタＮＭＯＳ２からなるダブルハイトのセル構造に対して、第３のトランジスタＮＭＯＳ３、及び第４のトランジスタＰＭＯＳ４を配置することでトリプルハイトのＣＭＯＳインバータセルを形成している。このため、ダブルハイトのセル構造では不活性領域であった使用しない領域を第３の活性領域２２及び第４の活性領域２４とすることで、スタンダードセルのセルパターンの面積効率を改善することができる。
（エレクトロマイグレーション）
エレクトロマイグレーションとは、電気伝導体の中で移動する電子と金属原子の間で運動量の交換が行われるために、イオンが徐々に移動することにより材質の形状に欠損が生じる現象である。その効果は電流密度が高い場合に大きくなる。集積回路が微細化するにつれて、その影響が無視できなくなる。
図１１Ａは、図８において、ハイレベル信号を出力した場合の電流経路の説明図である。ハイレベル信号を出力した場合は、図１１Ａに示すように、第１のトランジスタＰＭＯＳ１のドレイン電圧ＶＤＤから出力Ｂに向かって電流Ｉ１が流れる。また、第４のトランジスタＰＭＯＳ４のドレイン電圧ＶＤＤから出力Ｂに向かって電流Ｉ２が流れる。
図１１Ｂは、図８において、ローレベル信号を出力した場合の電流経路の説明図である。ローレベル信号を出力した場合は、図１１Ｂに示すように、出力Ｂから第２のトランジスタＮＭＯＳ２のソース電圧ＶＳＳに向かって電流Ｉ４が流れる。また、出力Ｂから第３のトランジスタＮＭＯＳ３のソース電圧ＶＳＳに向かって電流Ｉ３が流れる。
図１１Ｃは、図８において、エレクトロマイグレーション（ＥＭ:electromigration）の抑制動作の説明図である。図８において、ハイレベル信号を出力した場合の電流Ｉ１、Ｉ２と、ローレベル信号を出力した場合の電流Ｉ３、Ｉ４では、図１１Ｃに示すように双方向の矢印Ｉ１３及びＩ２４で示される部分において、電流が双方向に流れる。ハイレベル信号／ローレベル信号の出力を繰り返すと、電子の移動が戻るため、エレクトロマイグレーションが改善される。共通電極２６上でプラスＹ方向及びマイナスＹ方向の双方向に流れる箇所が増えるためエレクトロマイグレーションが改善される。
（第４の実施形態の効果）
第４の実施形態に係る半導体集積回路では、ＣＭＯＳインバータのスタンダードセルのセルパターンの面積効率を改善することができる。また、エレクトロマイグレーションを改善することができる。
（第４の実施形態の変形例）
第４の実施形態の第１の変形例に係る半導体集積回路としては、例えば、図４に示された第２の実施の形態と同様に、第３の活性領域２２を第１の電源線１０に接続し、第４の活性領域２４を第２の電源線１２に接続して、スタンダードセル内において、Ｙ方向の中央に配置される第１の電源線１０及び第２の電源線１２にキャパシタを接続した構成としても良い。この場合には、共通電極２６は、図４と同様に、第３の活性領域２２及び第４の活性領域２４には接続されず、第１の活性領域１８及び第２の活性領域２０と接続される。第１のトランジスタＰＭＯＳ１と第２のトランジスタＮＭＯＳ２によるＣＭＯＳインバータの回路構成を確保するためである。また、第４の実施形態の第２の変形例に係る半導体集積回路としては、例えば、図６Ａに示された第３の実施の形態と同様に、共通電極２６を第３の活性領域２２及び第４の活性領域２４には接続せず、第１の活性領域１８及び第２の活性領域２０と接続する構成としても良い。
（第４の実施形態の変形例の効果）
第４の実施形態の変形例に係る半導体集積回路においてもＣＭＯＳインバータのスタンダードセルのセルパターンの面積効率を改善することできる。また、スタンダードセル内にキャパシタを配置することで、ＣＭＯＳインバータのスタンダードセルの回路速度と動作の安定性を高めることできる。また、エレクトロマイグレーションを改善することができる。
（比較例）
図１２は、比較例に係る半導体集積回路１１０の平面パターン構成図である。比較例に係る半導体集積回路１１０は、ダブルハイトのスタンダードセルであり、ＣＭＯＳインバータのパターン構成に対応している。
比較例に係る半導体集積回路１１０は、図１２に示すように、第１の電源線１０、及び第２の電源線１２を備える。第１の電源線１０及び第２の電源線１２は、Ｘ方向に延伸し、互いに離隔して配置されている。
更に、比較例に係る半導体集積回路１１０は、図１２に示すように、第１のトランジスタＰＭＯＳ１、及び第２のトランジスタＮＭＯＳ２を備える。第１のトランジスタＰＭＯＳ１は、第１の電源線１０の下方（マイナスＺ方向）に配置される。第１のトランジスタＰＭＯＳ１は、Ｙ方向及びマイナスＹ方向に延伸して配置された第１の導電型の第１の活性領域１８を有する。第２のトランジスタＮＭＯＳ２は、第２の電源線１２の下方（マイナスＺ方向）に配置される。第２のトランジスタＮＭＯＳ２は、Ｙ方向及びマイナスＹ方向に延伸して配置された第２の導電型の第２の活性領域２０を有する。
比較例に係る半導体集積回路１１０は、図１２に示すように、Ｙ方向に延伸する電極３３、及び電極３５を備える。電極３３は、コンタクト電極ＣＰ３３1及びＣＰ３３2を介して第１の活性領域１８と電気的に接続されている。電極３５は、コンタクト電極ＣＰ３５1及びＣＰ３５2を介して第２の活性領域２０と電気的に接続されている。更に、電極３３は、ＶＩＡ電極ＶＩＡＰ１を介して第１の電源線１０と電気的に接続されている。電極３５は、ＶＩＡ電極ＶＩＡＮ２を介して第２の電源線１２と電気的に接続されている。
図１３は、比較例に係る半導体集積回路１１０の回路表示である。比較例に係る半導体集積回路１１０は、図１３に示すように、第１のトランジスタＰＭＯＳ１と第２のトランジスタＮＭＯＳ２とから構成されるＣＭＯＳインバータとして表すことができる。
図１４Ａは、図１３において、ハイレベル信号を出力した場合の導通経路の説明図である。ハイレベル信号を出力した場合は、図１４Ａに示すように、第１のトランジスタＰＭＯＳ１のドレイン電圧ＶＤＤから出力Ｂに向かって電流Ｉ５が流れる。
図１４Ｂは、図１３において、ローレベル信号を出力する場合の導通経路の説明図である。ローレベル信号を出力した場合は、図１４Ｂに示すように、出力Ｂから第２のトランジスタＮＭＯＳ２のソース電圧ＶＳＳに向かって電流Ｉ６が流れる。比較例に係る半導体集積回路１１０では、ハイレベル信号／ローレベル信号の両方を出力しても双方向に電流が流れる経路が殆どなく、片方向にしか流れない。電子が一方向に移動したままのため、エレクトロマイグレーションが悪化する。
（スタンダードセルの構成例）
本実施の形態に係る半導体集積回路は、スタンダードセルを構成する。スタンダードセルは、Ｘ方向及びＹ方向に配置される。スタンダードセルは、論理ゲートセルを構成する。論理ゲートセルは、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、インバータ、ＡＮＤ－ＯＲインバータ（ＡＯＩ）、ＯＲ－ＡＮＤインバータ（ＯＡＩ）、マルチプレクサ（ＭＵＸ）、フリップフロップ、バッファゲート、ラッチゲート、ディレイセル、クロックセル等に適用可能である。また、スタンダードセルは、メモリセルを構成しても良い。メモリセルとしては、スタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ:Dynamic Random Access Memory）、抵抗変化型ＲＡＭ（ＲｅＲＡＭ:Resistive Random Access Memory）、相変化型メモリ（ＰＣＭ:Phase Change Memory）、磁気抵抗型ＲＡＭ（ＭＲＡＭ:Magnetic Random Access Memory）、リードオンリメモリ（ＲＯＭ:Read Only Memory）等に適用可能である。
本実施の形態に係る半導体集積回路は、１つ以上の能動素子或いは受動素子を備えていても良い。能動素子の例としては、トランジスタ、ダイオードが含まれる。トランジスタには、ＭＯＳトランジスタ、ＣＭＯＳトランジスタ、バイポーラトランジスタ（ＢＪＴ:Bipolar Junction Transistor）、高耐圧トランジスタ、高周波トランジスタ、ｐチャネルＦＥＴ、ｎチャネルＦＥＴ、ＦｉｎＦＥＴなどが含まれる。受動素子の例としては、キャパシタ、インダクタ、フューズ、抵抗などが含まれる。また、スタンダードセルには、図示する以外にも、様々な構成の論理回路が含まれている。
尚、エレクトロマイグレーションの改善効果については、第４の実施形態及びその変形例に係る半導体集積回路の例を用いて説明したが、共通電極において双方向に電流が流れる領域が存在する部分では、いずれもエレクトロマイグレーションの改善効果がある。したがって、第１～第３の実施の形態に係る半導体集積回路においても同様の効果がある。また、本発明の実施形態に係る半導体集積回路を適用した上記の様々なスタンダードセルにおいても同様の効果がある。
（他の実施形態）
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。本発明のいくつかの実施形態において、例えば、第１の導電型と第２の導電型を反対の導電型として形成しても良い。
１０…第１の電源線
１２…第２の電源線
１４…第３の電源線
１６…第４の電源線
１８…第１の活性領域
２０…第２の活性領域
２２…第３の活性領域
２４…第４の活性領域
２６、２６Ａ、２６Ｂ…共通電極
２８、２８1、２８2、２８3…制御電極
３０1、３０2、３０3、３２1、３２2、３２3、３３、３４、３４1、３４2、３４、３４4、３５、３６、３６1、３６2、３６3、３６4…電極
３７、３７1、３７2、３７3…入力電極
４０…第１ウェル領域
４２…第２ウェル領域
４４…第３ウェル領域
４６…第４ウェル領域
５０…基板
５２…絶縁層
５４…層間絶縁層
１００、１０２、１０４、１０６、１０８…半導体集積回路
ＣＮ１、ＣＰ２、ＣＰ３、ＣＮ３、ＣＮ４、ＣＰ４、ＣＮ５、ＣＰ６、ＣＰ３３1、ＣＰ３３2、ＣＮ３５1、ＣＮ３５2、ＣＰＧ、ＣＰＧ1、ＣＰＧ2、ＣＰＧ3…コンタクト電極
ＰＭＯＳ１…第１のトランジスタ
ＮＭＯＳ２…第２のトランジスタ
ＮＭＯＳ３…第３のトランジスタ
ＰＭＯＳ４…第４のトランジスタ
ＶＩＡＮ１、ＶＩＡＰ２、ＶＩＡＮ３、ＶＩＡＰ４…ＶＩＡ電極
ＯＵＴ…出力

Claims (6)

  1. 電源線と活性領域とが配置されるスタンダードセルにおいて、
    第１方向に延伸し、互いに離隔して配置された第１の電源線及び第２の電源線と、
    前記第１方向に直交する第２方向に前記第１の電源線と平行に隣接して配置され、前記第２の電源線と同電位の第３の電源線と、
    前記第２方向のマイナス方向に前記第２の電源線と平行に隣接して配置され、前記第１の電源線と同電位の第４の電源線と、
    前記第１の電源線の下方に配置され、前記第２方向と前記第２方向のマイナス方向に延伸した第１の導電型の第１の活性領域を有する第１のトランジスタと、
    前記第２の電源線の下方に配置され、前記第２方向と前記第２方向のマイナス方向に延伸した第２の導電型の第２の活性領域を有する第２のトランジスタと、
    前記第１の活性領域と前記第３の電源線の間に配置され、第２の導電型の第３の活性領域を有する第３のトランジスタと、
    前記第２の活性領域と前記第４の電源線の間に配置され、第１の導電型の第４の活性領域を有する第４のトランジスタと、
    を備える、半導体集積回路。
  2. 基板と、
    前記基板に配置され、前記第１の活性領域を有する第２の導電型の第１ウェル領域と、
    前記基板に配置され、前記第２の活性領域を有する第１の導電型の第２ウェル領域と、
    前記基板に配置され、前記第３の活性領域を有する第１の導電型の第３ウェル領域と、
    前記基板に配置され、前記第４の活性領域を有する第２の導電型の第４ウェル領域と
    を備える、請求項１に記載の半導体集積回路。
  3. 前記第１の活性領域、前記第２の活性領域、前記第３の活性領域、及び前記第４の活性領域を接続する第１共通電極を備える、請求項２に記載の半導体集積回路。
  4. 前記第２方向に延伸し、前記第３の活性領域と前記第１の電源線を電気的に接続する第１電極と、
    前記第２方向のマイナス方向に延伸し、前記第４の活性領域と前記第２の電源線を電気的に接続する第２電極と
    を備え、前記第３の活性領域は、前記第３の電源線と同電位の前記第３ウェル領域との間に第１のキャパシタを形成し、前記第４の活性領域は、前記第４の電源線と同電位の前記第４ウェル領域との間に第２のキャパシタを形成する、請求項２に記載の半導体集積回路。
  5. 前記第２方向のマイナス方向に延伸し、前記第３の活性領域と前記第３の電源線を電気的に接続する第３電極と、
    前記第２方向に延伸し、前記第４の活性領域と前記第４の電源線を電気的に接続する第４電極と
    を備え、
    前記第３の活性領域は、前記第３の電源線と同電位の前記第３ウェル領域との間に第３のキャパシタを形成し、前記第４の活性領域は、前記第４の電源線と同電位の前記第４ウェル領域との間に第４のキャパシタを形成する、請求項２に記載の半導体集積回路。
  6. 前記第１の活性領域、及び前記第２の活性領域を接続する第２共通電極を備える、請求項４又は５に記載の半導体集積回路。
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