JP2578164B2 - ゲートアレイ装置 - Google Patents
ゲートアレイ装置Info
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- JP2578164B2 JP2578164B2 JP63117636A JP11763688A JP2578164B2 JP 2578164 B2 JP2578164 B2 JP 2578164B2 JP 63117636 A JP63117636 A JP 63117636A JP 11763688 A JP11763688 A JP 11763688A JP 2578164 B2 JP2578164 B2 JP 2578164B2
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- cell
- macro
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- Design And Manufacture Of Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 ［概要］ マスタスレーブ型フリップフロップ回路を構成するの
に適したゲートアレイに関し、 スレーブ部のセル内使用効率を向上し、マクロセルア
レイ全体の集積度をあげることのできるゲートアレイ装
置を提供することを目的とし、 複数のマクロセルがマトリクス状に配置され、マクロ
セル間を接続する配線が選択的に形成されて論理回路を
構成しているゲートアレイ装置において、該複数のマク
ロセルがマスタスレーブフリップフロップ回路のマスタ
セルを構成することのできる面積の大きなマクロセル
と、この面積の大きなマクロセルに近接配置され、マス
タスレーブフリップフロップ回路のスレーブセルを構成
することのできる比較的面積の小さなマクロセルとの対
を複数含んでいるように構成する。
に適したゲートアレイに関し、 スレーブ部のセル内使用効率を向上し、マクロセルア
レイ全体の集積度をあげることのできるゲートアレイ装
置を提供することを目的とし、 複数のマクロセルがマトリクス状に配置され、マクロ
セル間を接続する配線が選択的に形成されて論理回路を
構成しているゲートアレイ装置において、該複数のマク
ロセルがマスタスレーブフリップフロップ回路のマスタ
セルを構成することのできる面積の大きなマクロセル
と、この面積の大きなマクロセルに近接配置され、マス
タスレーブフリップフロップ回路のスレーブセルを構成
することのできる比較的面積の小さなマクロセルとの対
を複数含んでいるように構成する。
［産業上の利用分野］ 本発明はゲートアレイに関し、特にマスタスレーブ型
フリップフロップ（FF）回路を構成するのに適したゲー
トアレイに関する。
フリップフロップ（FF）回路を構成するのに適したゲー
トアレイに関する。
［従来の技術］ 第10図に従来技術によるゲートアレイ装置の構成例を
概略的に示す。矩形のチップ101の周辺部には入出力信
号用および電源用の端子102が配列されている。端子102
の内側に配線領域103を介して、入出力部104が配置され
ている。入出力部104には、入出力信号専用のセルが設
けられる。中央部にマクロセルのアレイ105が設置され
ている。マクロセルは論理回路を構成する単位のセル
で、１つのマクロセルで通常OR回路、NOR回路、排他的O
R/NOR回路、AND/NAND回路等を構成できる。アレイ105は
同一構成のマクロセルのマトリクス状規則的配置で構成
され、マクロセル間を選択的に配線で接続することによ
り任意の論理回路を構成する。
概略的に示す。矩形のチップ101の周辺部には入出力信
号用および電源用の端子102が配列されている。端子102
の内側に配線領域103を介して、入出力部104が配置され
ている。入出力部104には、入出力信号専用のセルが設
けられる。中央部にマクロセルのアレイ105が設置され
ている。マクロセルは論理回路を構成する単位のセル
で、１つのマクロセルで通常OR回路、NOR回路、排他的O
R/NOR回路、AND/NAND回路等を構成できる。アレイ105は
同一構成のマクロセルのマトリクス状規則的配置で構成
され、マクロセル間を選択的に配線で接続することによ
り任意の論理回路を構成する。
ゲートアレイ装置内での信号の流れは、第11図に示す
ように、入力端子102から入力した信号からI/O部104の
入力セルを介し、又は直接に内部のマクロセル105に供
給され、論理演算されて、I/O部の出力セル104を介して
出力端子102に供給される。
ように、入力端子102から入力した信号からI/O部104の
入力セルを介し、又は直接に内部のマクロセル105に供
給され、論理演算されて、I/O部の出力セル104を介して
出力端子102に供給される。
一般的にゲートアレイは、同一のマクロセルをアレイ
状に配置する。同一マクロセルであることにより、位置
的に制約がなくなり、任意の回路をセルアレイ中どこに
でも構成できる。
状に配置する。同一マクロセルであることにより、位置
的に制約がなくなり、任意の回路をセルアレイ中どこに
でも構成できる。
一方，回路動作の高速性の面からみると多数のセルを
使うより、１つのセルでまかなう方が優れている。
使うより、１つのセルでまかなう方が優れている。
例えば、基本ゲートしか構成できないセルで、マスタ
スレーブフリップフロップ回路を作る場合、第12図のよ
うにゲートを８個（セルを８個）必要とする。信号が多
数のゲートを通るため、動作速度の低下につながる。
スレーブフリップフロップ回路を作る場合、第12図のよ
うにゲートを８個（セルを８個）必要とする。信号が多
数のゲートを通るため、動作速度の低下につながる。
近年、高速動作の面からセル数を減らすことが望ま
れ、１つのマクロセルで種々の回路を構成できるように
するため、マクロセル内の素子（トランジスタ，抵抗
等）の数が増加し、セルサイズが大きくなっている。
れ、１つのマクロセルで種々の回路を構成できるように
するため、マクロセル内の素子（トランジスタ，抵抗
等）の数が増加し、セルサイズが大きくなっている。
一般にゲートアレイで最も素子を必要とするのはマス
タスレーブフリップフロップ回路である。マスタスレー
ブ回路のマスタ部とスレーブ部とは、極めて相似性の高
い構成をしているので１つのマスタスレーブフリップフ
ロップを２つの同一構成のマクロセルで構成することが
行われている。
タスレーブフリップフロップ回路である。マスタスレー
ブ回路のマスタ部とスレーブ部とは、極めて相似性の高
い構成をしているので１つのマスタスレーブフリップフ
ロップを２つの同一構成のマクロセルで構成することが
行われている。
［発明が解決しようとする課題］ マスタースレーブ型フリップフロップ回路において
は、スレーブ部の素子（トランジスタ，ダイオード，抵
抗，容量等）の数はマスタ部の素子数より少ないにも拘
らず，従来スレーブ部もマスタ部と同一のマクロセルを
使用して構成していたため、スレーブ部のマクロセル内
では未使用素子が多数存在し、マクロセル内の使用効率
が低下し、マクロセルアレイ全体の集積度が上がらない
という問題があった。
は、スレーブ部の素子（トランジスタ，ダイオード，抵
抗，容量等）の数はマスタ部の素子数より少ないにも拘
らず，従来スレーブ部もマスタ部と同一のマクロセルを
使用して構成していたため、スレーブ部のマクロセル内
では未使用素子が多数存在し、マクロセル内の使用効率
が低下し、マクロセルアレイ全体の集積度が上がらない
という問題があった。
本発明の目的は、スレーブ部のセル内使用効率を向上
し、マクロセルアレイ全体の集積度を上げることのでき
るゲートアレイ装置を提供することを目的とする。
し、マクロセルアレイ全体の集積度を上げることのでき
るゲートアレイ装置を提供することを目的とする。
さらに，各回路のバイアスは、何本もの長居配線を延
在させるよりは，配線長をなるべく短くし、回路間の干
渉を防ぐ意味で，各回路の近傍で専用に形成することが
望まれる。
在させるよりは，配線長をなるべく短くし、回路間の干
渉を防ぐ意味で，各回路の近傍で専用に形成することが
望まれる。
本発明の他の目的は、マクロセル群がマスタスレーブ
FFを構成できるマクロセル対とバイアス電源を構成でき
るマクロセルとを含むゲートアレイ装置を提供すること
である。
FFを構成できるマクロセル対とバイアス電源を構成でき
るマクロセルとを含むゲートアレイ装置を提供すること
である。
［課題を解決するための手段］ 本発明によれば第１図を参照して、マトリクス状に配
置される複数のマクロセルが，マスタスレーブ型フリッ
プフロップ回路のマスタ部を構成することができる面積
の大きなマクロセル（１）と、マスタスレーブ型フリッ
プフロップ回路のスレーブ部を構成することができる比
較的面積の小さなマクロセル（２）との対を複数含むよ
うに構成する。
置される複数のマクロセルが，マスタスレーブ型フリッ
プフロップ回路のマスタ部を構成することができる面積
の大きなマクロセル（１）と、マスタスレーブ型フリッ
プフロップ回路のスレーブ部を構成することができる比
較的面積の小さなマクロセル（２）との対を複数含むよ
うに構成する。
また、マスタスレーブFFを構成できるマクロセル対と
ともに、バイアス回路を構成できる面積のさらに小さな
マクロセルを含むように構成する。
ともに、バイアス回路を構成できる面積のさらに小さな
マクロセルを含むように構成する。
［作用］ 本発明では、マスタ部とスレーブ部とを大きな面積の
セルとそれより面積の小さいセルとで構成することによ
り、スレーブ部での不使用素子の数を減じ、マクロセル
アレイ全体の集積度を上げることができる。
セルとそれより面積の小さいセルとで構成することによ
り、スレーブ部での不使用素子の数を減じ、マクロセル
アレイ全体の集積度を上げることができる。
また、マスタスレーブFFを構成するマクロセル対とと
もに，節約した面積を利用してバイアス電源回路を構成
できるマクロセルを設けることにより、集積度を上げ、
バイアス電圧用の配線長を短くし、回路間の干渉を防止
することができる。
もに，節約した面積を利用してバイアス電源回路を構成
できるマクロセルを設けることにより、集積度を上げ、
バイアス電圧用の配線長を短くし、回路間の干渉を防止
することができる。
［実施例］ 第１図は本発明の１実施例によるゲートアレイ装置の
マクロセル群の基本構成となる２つのマクロセルを示
す。
マクロセル群の基本構成となる２つのマクロセルを示
す。
マスタスレーブフリップフロップ回路のマスタ部を作
ることのできるマクロセル１は、トランジスタ15ケ、ダ
イオード１ケ、抵抗７ケから構成されている。マスタス
レーブ型フリップフロップ回路のマスタ部を構成した時
の未使用素子数は０ケである。
ることのできるマクロセル１は、トランジスタ15ケ、ダ
イオード１ケ、抵抗７ケから構成されている。マスタス
レーブ型フリップフロップ回路のマスタ部を構成した時
の未使用素子数は０ケである。
マスタスレーブ型フリップフロップ回路のスレーブ部
を構成できるマクロセル２は、トランジスタ10個、ダイ
オード１個、抵抗７個から構成されている。他の回路を
作る便宜を考慮して、FFのスレーブ部を構成するのに必
要最少限の素子数よりもトランジスタ１個、ダイオード
１個、抵抗１個分余分に含んでいる。マクロセル１に比
べてマクロセル２は素子数が少なく、セル面積も小さ
い。マクロセル２とマクロセル１とは対を形成して近接
配置されている。
を構成できるマクロセル２は、トランジスタ10個、ダイ
オード１個、抵抗７個から構成されている。他の回路を
作る便宜を考慮して、FFのスレーブ部を構成するのに必
要最少限の素子数よりもトランジスタ１個、ダイオード
１個、抵抗１個分余分に含んでいる。マクロセル１に比
べてマクロセル２は素子数が少なく、セル面積も小さ
い。マクロセル２とマクロセル１とは対を形成して近接
配置されている。
第１図においては大きなマクロセル１と小さなマクロ
セル２とは同じ幅をもつよう構成され、小さなマクロセ
ル２は大きなマクロセル１よりも高さが低く構成されて
いる。このため、占有面積が小さくなっている。
セル２とは同じ幅をもつよう構成され、小さなマクロセ
ル２は大きなマクロセル１よりも高さが低く構成されて
いる。このため、占有面積が小さくなっている。
第１図に示すような大小２つのマクロセル対を配置す
るレイアウトの例を第２図、第３図、第４図，第５図に
示す。
るレイアウトの例を第２図、第３図、第４図，第５図に
示す。
第２図は、第１図に示すような大きなマクロセル１の
列および小さなマクロセル２の列を横に並べ、かつ縦方
向に大きなマクロセルの列Ａ−小さなマクロセルの列Ｂ
−大きなマクロセルの列Ａ−小さなマクロセルの列Ｂと
繰り返し配置したものである。マクロセル１と２との横
方向の長さは等しくされている。したがって，列Ａと列
Ｂには同数のマクロセルが並ぶ。
列および小さなマクロセル２の列を横に並べ、かつ縦方
向に大きなマクロセルの列Ａ−小さなマクロセルの列Ｂ
−大きなマクロセルの列Ａ−小さなマクロセルの列Ｂと
繰り返し配置したものである。マクロセル１と２との横
方向の長さは等しくされている。したがって，列Ａと列
Ｂには同数のマクロセルが並ぶ。
第３図は縦方向の組合わせを変えて、大きなマクロセ
ルの列Ａ−小さなマクロセルの列Ｂ−小さなマクロセル
の列Ｂ−大きなマクロセルの列Ａを基本繰り返しパター
ンとしたものである。AA−BBと２つづつまとまり、マク
ロセルへの入力、マクロセルからの出力をまとめたい場
合等に便宜な配列である。
ルの列Ａ−小さなマクロセルの列Ｂ−小さなマクロセル
の列Ｂ−大きなマクロセルの列Ａを基本繰り返しパター
ンとしたものである。AA−BBと２つづつまとまり、マク
ロセルへの入力、マクロセルからの出力をまとめたい場
合等に便宜な配列である。
第４図は、大きなマクロセル１の列A,および小さなマ
クロセル２の列Ｂ′を横に並べ、かつ縦方向に大きなマ
クロセルの列Ａ−小さなマクロセルの列Ｂ′−大きなマ
クロセルの列Ａ−小さなマクロセルの列Ｂ′と繰り返し
配置することでは第２図と同様の構成であるが、小さな
マクロセル２が第２図の場合と較べて90度回転した配置
である。短い辺を横方向にしているので,B′列の中には
Ａ列のマクロセル１と対応するマクロセル２と余分に形
成されたマクロセル２′とが含まれている。
クロセル２の列Ｂ′を横に並べ、かつ縦方向に大きなマ
クロセルの列Ａ−小さなマクロセルの列Ｂ′−大きなマ
クロセルの列Ａ−小さなマクロセルの列Ｂ′と繰り返し
配置することでは第２図と同様の構成であるが、小さな
マクロセル２が第２図の場合と較べて90度回転した配置
である。短い辺を横方向にしているので,B′列の中には
Ａ列のマクロセル１と対応するマクロセル２と余分に形
成されたマクロセル２′とが含まれている。
マクロセルのアレイにはマスタスレーブFFのマスタ部
を作る大きなマクロセル１とスレーブ部を作る小さなマ
クロセル２の他に別のマクロセルを配置することもでき
る。
を作る大きなマクロセル１とスレーブ部を作る小さなマ
クロセル２の他に別のマクロセルを配置することもでき
る。
第５図は３種のマクロセルを配置した例を示す。マス
タ部用の大きなマクロセル１の列Ａ−２種類のマクロセ
ル２、３の混在する列Ｘ−マスタ部用の大きなマクロセ
ル１の列Ａ−２種類のマクロセル２、３の混在する列Ｘ
と繰り返し配置してある。列Ｘの中では、横にマスタス
レーブFFのスレーブ部を作ることのできるマクロセル２
を２つ並べた次により小さなマクロセル３を１つ配置
し、これを基本単位として繰り返し配置している。より
小さなマクロセル３は例えばバイアス電源回路を作るこ
とのできるマクロセルである。なお、別のマクロセル３
は必ずしもスレーブ部用マクロセル２より小さくなくて
もよい。
タ部用の大きなマクロセル１の列Ａ−２種類のマクロセ
ル２、３の混在する列Ｘ−マスタ部用の大きなマクロセ
ル１の列Ａ−２種類のマクロセル２、３の混在する列Ｘ
と繰り返し配置してある。列Ｘの中では、横にマスタス
レーブFFのスレーブ部を作ることのできるマクロセル２
を２つ並べた次により小さなマクロセル３を１つ配置
し、これを基本単位として繰り返し配置している。より
小さなマクロセル３は例えばバイアス電源回路を作るこ
とのできるマクロセルである。なお、別のマクロセル３
は必ずしもスレーブ部用マクロセル２より小さくなくて
もよい。
上記した第２−５図のごとく配置されたマクロセル群
が第10図に示したチップアレイ中のマクロセル群105の
部分に設けられたのが、本発明のICチップの全体構成で
ある。また第4,5図の場合、第１図に示した大きなマク
ロセル１と小さなマクロセル２とは90゜回転した状態で
配置される。つまり,2つのマクロセル１、２の幅が異な
り、長さが略同一の配置である。
が第10図に示したチップアレイ中のマクロセル群105の
部分に設けられたのが、本発明のICチップの全体構成で
ある。また第4,5図の場合、第１図に示した大きなマク
ロセル１と小さなマクロセル２とは90゜回転した状態で
配置される。つまり,2つのマクロセル１、２の幅が異な
り、長さが略同一の配置である。
第１図に示すマクロセル対１、２を用いて構成できる
論理回路の例を第６図、第７図、第８図に示す。
論理回路の例を第６図、第７図、第８図に示す。
第６図はセットリセット付２入力Ｄタイプマスタスレ
ーブFFを作った場合を示す。大きなセル１内にセットリ
セット付２入力ＤタイプマスタスレーブFFのマスタ部を
構成し、比較的小さなセル２内にスレーブ部を構成して
いる。大きなセル１内の未使用素子数は零である。比較
的小さなセル２は他の回路を作るときの便宜を考慮して
設計され，マスタスレーブFFのスレーブ部を作る時，未
使用素子はトランジスタ１個，ダイオード１個，抵抗１
個である。
ーブFFを作った場合を示す。大きなセル１内にセットリ
セット付２入力ＤタイプマスタスレーブFFのマスタ部を
構成し、比較的小さなセル２内にスレーブ部を構成して
いる。大きなセル１内の未使用素子数は零である。比較
的小さなセル２は他の回路を作るときの便宜を考慮して
設計され，マスタスレーブFFのスレーブ部を作る時，未
使用素子はトランジスタ１個，ダイオード１個，抵抗１
個である。
第７図はOR/NOR回路を構成した場合を示す。大きなセ
ル１内に６入力OR＞NOR回路を構成し、比較的小さなセ
ル２内に３入力OR/NOR回路を構成している。
ル１内に６入力OR＞NOR回路を構成し、比較的小さなセ
ル２内に３入力OR/NOR回路を構成している。
第８図は排他的OR/NOR回路を構成した場合を示す。大
きなマクロセル１内に２−３入力OR−EX−OR/NOR回路を
構成し、比較的小さなマクロセル２内にEX−OR/NOR回路
を構成している。比較的小さなマクロセル２内の未使用
素子数は零である。第６図，第７図で未使用素子を残し
ても，この回路を構成できるようにして，回路設計の自
由度を上げている。
きなマクロセル１内に２−３入力OR−EX−OR/NOR回路を
構成し、比較的小さなマクロセル２内にEX−OR/NOR回路
を構成している。比較的小さなマクロセル２内の未使用
素子数は零である。第６図，第７図で未使用素子を残し
ても，この回路を構成できるようにして，回路設計の自
由度を上げている。
第９図は第５図に示すバイアス電源回路用マクロセル
３内に構成するバイアス電源回路の例を示す。１つの参
照電圧VRから３つのバイアス電圧Vref1,Vref2,Vcsを作
っている。
３内に構成するバイアス電源回路の例を示す。１つの参
照電圧VRから３つのバイアス電圧Vref1,Vref2,Vcsを作
っている。
以上、図中トランジスタとしてバイポーラ接合トラン
ジスタを示したが、電界効果トランジスタ等他のトラン
ジスタを用いることもできる。同様に、他の種々の素子
を用いてもよい。また回路形式としてECL回路を図示し
たが、例えばソースカップルド電界効果トランジスタ論
理（SCFL）等の他の回路形式を利用してもよい。
ジスタを示したが、電界効果トランジスタ等他のトラン
ジスタを用いることもできる。同様に、他の種々の素子
を用いてもよい。また回路形式としてECL回路を図示し
たが、例えばソースカップルド電界効果トランジスタ論
理（SCFL）等の他の回路形式を利用してもよい。
［発明の効果］ 本発明によれば、未使用素子数を低減してゲートアレ
イ装置の集積度を向上できる。
イ装置の集積度を向上できる。
第１図は本発明の実施例による面積の異なるマクロセル
対を示す概略上面図、 第２図、第３図、第４図、第５図はマクロセルの配置例
を示す概略上面図、 第６図、第７図、第８図は第１図の面積の異なるマクロ
セル対によって構成できる回路の例を示す概略回路結線
図、 第９図は、第５図に示すさらに小さな面積のマクロセル
３に構成できるバイアス電源回路の概略回路図， 第10図は、従来技術によるゲートアレイ装置のレイアウ
ト例を示す上面図、 第11図は、ゲートアレイ装置内の信号の流れを示すブロ
ック図、 第12図は、基本ゲートでマスタスレーブFFを構成した時
のブロックダイアグラムである。 図において、 １……マスタスレーブFFのマスタ部を作ることのできる
マクロセル ２……マスタスレーブFFのスレーブ部を作ることのでき
るマクロセル ３……他のマクロセル
対を示す概略上面図、 第２図、第３図、第４図、第５図はマクロセルの配置例
を示す概略上面図、 第６図、第７図、第８図は第１図の面積の異なるマクロ
セル対によって構成できる回路の例を示す概略回路結線
図、 第９図は、第５図に示すさらに小さな面積のマクロセル
３に構成できるバイアス電源回路の概略回路図， 第10図は、従来技術によるゲートアレイ装置のレイアウ
ト例を示す上面図、 第11図は、ゲートアレイ装置内の信号の流れを示すブロ
ック図、 第12図は、基本ゲートでマスタスレーブFFを構成した時
のブロックダイアグラムである。 図において、 １……マスタスレーブFFのマスタ部を作ることのできる
マクロセル ２……マスタスレーブFFのスレーブ部を作ることのでき
るマクロセル ３……他のマクロセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下津浜 功 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−4343（ＪＰ，Ａ) 特開 昭53−44161（ＪＰ，Ａ) 特開 昭64−13482（ＪＰ，Ａ)
Claims (4)
- 【請求項１】複数のマクロセルがマトリクス状に配置さ
れ、マクロセル間を接続する配線が選択的に形成されて
論理回路を構成しているゲートアレイ装置において、 該複数のマクロセルがマスタスレーブフリップフロップ
回路のマスタセルを構成することのできる面積の大きな
マクロセル（１）と、この面積の大きなマクロセルに近
接配置され、マスタスレーブフリップフロップ回路のス
レーブセルを構成することのできる比較的面積の小さな
マクロセル（２）との対を複数含んでいることを特徴と
するゲートアレイ装置。 - 【請求項２】前記面積の大きなマクロセル（１）と前記
比較的面積の小さなマクロセルが共に、そのコレクタが
それぞれ電源ラインに抵抗を介して接続されうる第１の
トランジスタ対と、第１のトランジスタ対の出力ノード
対にそのコレクタが接続されうる第２のトランジスタ対
と、第１のトランジスタ対の共通エミッタ（ソース）ノ
ードおよび第２のトランジスタ対の共通エミッタ（ソー
ス）ノードにそのコレクタが接続されうる第３のトラン
ジスタ対と、該第３のトランジスタ対の共通エミッタ
（ソース）ノードに接続されうる電流源トランジスタ
と、 を有することを特徴とする請求項１記載のゲートアレイ
装置。 - 【請求項３】前記複数のマクロセルが、バイアス電源回
路を構成することのできる面積の小さな第３のマクロセ
ルをさらに含んでいることを特徴とする請求項１記載の
ゲートアレイ装置。 - 【請求項４】複数のマクロセルがマトリクス状に配置さ
れ、マクロセル間を接続する配線が選択的に形成されて
論理回路を構成しているゲートアレイ装置において、 該複数のマクロセルが、マスタスレーブフリップフロッ
プ回路のマスタセルを構成することのできる面積の大き
なマクロセル（１）の列と、この面積の大きなマクロセ
ルに近接配置され、マスタスレーブフリップフロップ回
路のスレーブセルを構成することのできる比較的面積の
小さなマクロセル（２）と他のマクロセルとの列の規則
的な繰り返し配置を含むこと、 を特徴とするゲートアレイ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117636A JP2578164B2 (ja) | 1988-05-13 | 1988-05-13 | ゲートアレイ装置 |
| US07/349,076 US4933576A (en) | 1988-05-13 | 1989-05-09 | Gate array device having macro cells for forming master and slave cells of master-slave flip-flop circuit |
| EP19890401346 EP0342131A3 (en) | 1988-05-13 | 1989-05-12 | Gate array device having macro cells for forming master and slave cells of master-slave flip-flop circuit |
| KR8906409A KR920008118B1 (en) | 1988-05-13 | 1989-05-13 | Gate array device having macro cells for forming master and slave cells of master-slave f/f circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117636A JP2578164B2 (ja) | 1988-05-13 | 1988-05-13 | ゲートアレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01287944A JPH01287944A (ja) | 1989-11-20 |
| JP2578164B2 true JP2578164B2 (ja) | 1997-02-05 |
Family
ID=14716607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117636A Expired - Fee Related JP2578164B2 (ja) | 1988-05-13 | 1988-05-13 | ゲートアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578164B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2792280B2 (ja) * | 1991-08-30 | 1998-09-03 | 日本電気株式会社 | マスタスライス方式プリスケーラ回路 |
| JP5724408B2 (ja) | 2011-01-27 | 2015-05-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
1988
- 1988-05-13 JP JP63117636A patent/JP2578164B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01287944A (ja) | 1989-11-20 |
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