JPH01287944A - ゲートアレイ装置 - Google Patents
ゲートアレイ装置Info
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- JPH01287944A JPH01287944A JP63117636A JP11763688A JPH01287944A JP H01287944 A JPH01287944 A JP H01287944A JP 63117636 A JP63117636 A JP 63117636A JP 11763688 A JP11763688 A JP 11763688A JP H01287944 A JPH01287944 A JP H01287944A
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- 239000011159 matrix material Substances 0.000 claims abstract description 5
- 230000010354 integration Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
マスタスレーブ型フリップフロ７１回路を構成するのに
適したゲートアレイに関し、 スレーブ部のセル内使用効率を向上し、マクロセルアレ
イ全体の集積度をあげることのできるゲートアレイ装置
を提供することを目的とし、複数のマクロセル・がマト
リクス状に配置され、マクロセル間を接続する配線が選
択的に形成されて論理回路を構成しているゲートアレイ
装置において、該複数のマクロセルがマスタスレーブフ
リップフロップ回路のマスタセルを構成することのでき
る面積の大きなマクロセルと、この面積の大きなマクロ
セルに近接配置され、マスタスレーブフリップフロップ
回路のスレーブセルを構成することのできる比較的面積
の小さなマクロセルとの対を複数含んでいるように構成
する。
適したゲートアレイに関し、 スレーブ部のセル内使用効率を向上し、マクロセルアレ
イ全体の集積度をあげることのできるゲートアレイ装置
を提供することを目的とし、複数のマクロセル・がマト
リクス状に配置され、マクロセル間を接続する配線が選
択的に形成されて論理回路を構成しているゲートアレイ
装置において、該複数のマクロセルがマスタスレーブフ
リップフロップ回路のマスタセルを構成することのでき
る面積の大きなマクロセルと、この面積の大きなマクロ
セルに近接配置され、マスタスレーブフリップフロップ
回路のスレーブセルを構成することのできる比較的面積
の小さなマクロセルとの対を複数含んでいるように構成
する。
［産業上の利用分野］
本発明はゲートアレイに関し、特にマスタスレーブ型フ
リップフロップ（ＦＦ）回路を構成するのに適したゲー
トアレイに関する。
リップフロップ（ＦＦ）回路を構成するのに適したゲー
トアレイに関する。
［従来の技術］
第１０図に従来技術によるゲートアレイ装置の構成例を
概略的に示す、短形のチップ１０１の周辺部には入出力
信号用および電源用の端子１０２が配列されている。端
子１０２の内側に配線領域１０３を介して、入出力部１
０４が配置されている。入出力部１０４には、入出力信
号専用のセルが設けられる。中央部にマクロセルのアレ
イ１０５が設置されている。マクロセルは論理回路を構
成する単位のセルで、１つのマクロセルで通常ＯＲ回路
、ＮＯＲ回路、排他的ＯＲ／Ｎ ＯＲ回路、ＡＮＤ／Ｎ
ＡＮＤ回路等を構成できる。アレイ１０５は同−構成の
マクロセルのマクトリス状規則的配置で構成され、マク
ロセル間を選択的に配線で接続することにより任意の論
理回路を構成する。
概略的に示す、短形のチップ１０１の周辺部には入出力
信号用および電源用の端子１０２が配列されている。端
子１０２の内側に配線領域１０３を介して、入出力部１
０４が配置されている。入出力部１０４には、入出力信
号専用のセルが設けられる。中央部にマクロセルのアレ
イ１０５が設置されている。マクロセルは論理回路を構
成する単位のセルで、１つのマクロセルで通常ＯＲ回路
、ＮＯＲ回路、排他的ＯＲ／Ｎ ＯＲ回路、ＡＮＤ／Ｎ
ＡＮＤ回路等を構成できる。アレイ１０５は同−構成の
マクロセルのマクトリス状規則的配置で構成され、マク
ロセル間を選択的に配線で接続することにより任意の論
理回路を構成する。
ゲートアレイ装置内での信号の流れは、第１１図に示す
ように、入力端子１０２から入力した信号から１１０部
１０４の入力セルを介し、又は直接に内部のマクロセル
１０５に供給され、論理演算されて、Ｉ１０部の出力セ
ル１０４を介して出力端子１０２に供給される。
ように、入力端子１０２から入力した信号から１１０部
１０４の入力セルを介し、又は直接に内部のマクロセル
１０５に供給され、論理演算されて、Ｉ１０部の出力セ
ル１０４を介して出力端子１０２に供給される。
一般的にゲートアレイは、同一のマクロセルをアレイ状
に配置する。同一マクロセルであることにより、位置的
に制約がなくなり、任意の回路をセルアレイ中とこにで
も構成できる。
に配置する。同一マクロセルであることにより、位置的
に制約がなくなり、任意の回路をセルアレイ中とこにで
も構成できる。
一方１回路動作の高速性の面からみると多数のセルを使
うより、１つのセルでまかなう方が優れている。
うより、１つのセルでまかなう方が優れている。
例えば、基本ゲートしか構成できないセルで、マスタス
レーブフリップフロップ回路を作る場合、第１２図のよ
うにゲートを８個（セルを８個）必要とする。信号が多
数のゲートを通るため、動作速度の低下につながる。
レーブフリップフロップ回路を作る場合、第１２図のよ
うにゲートを８個（セルを８個）必要とする。信号が多
数のゲートを通るため、動作速度の低下につながる。
近年、高速動作の面からセル数を減らすことが望まれ、
１つのマクロセルで種々の回路を構成できるようにする
ため、マクロセル内の素子（トランジスタ、抵抗等）の
数が増加し、セルサイズが大きくなっている。
１つのマクロセルで種々の回路を構成できるようにする
ため、マクロセル内の素子（トランジスタ、抵抗等）の
数が増加し、セルサイズが大きくなっている。
一般にゲートアレイで最も素子を必要とするのはマスタ
スレーブフリップフロップ回路である。
スレーブフリップフロップ回路である。
マスタスレーブ回路のマスク部とスレーブ部とは、極め
て相似性の高い構成をしているので１つのマスタスレー
ブフリップフロップを２つの同一構成のマクロセルで構
成することが行われている。
て相似性の高い構成をしているので１つのマスタスレー
ブフリップフロップを２つの同一構成のマクロセルで構
成することが行われている。
［発明が解決しようとする課題］
マスタスレーブ型フリップフロ７１回路においては、ス
レーブ部の素子（トランジスタ、ダイオード、抵抗、容
量等）の数はマスク部の素子数より少ないにも拘らず、
従来スレーブ部もマスク部と同一のマクロセルを使用し
て構成していたため、スレーブ部のマクロセル内では未
使用素子が多数存在し、マクロセル内の使用効率が低下
し、マクロセルアレイ全体の集積度が上がらないという
問題があった。
レーブ部の素子（トランジスタ、ダイオード、抵抗、容
量等）の数はマスク部の素子数より少ないにも拘らず、
従来スレーブ部もマスク部と同一のマクロセルを使用し
て構成していたため、スレーブ部のマクロセル内では未
使用素子が多数存在し、マクロセル内の使用効率が低下
し、マクロセルアレイ全体の集積度が上がらないという
問題があった。
本発明の目的は、スレーブ部のセル内使用効率を向上し
、マクロセルアレイ全体の集積度を上げることのできる
ゲートアレイ装置を提供することを目的とする。
、マクロセルアレイ全体の集積度を上げることのできる
ゲートアレイ装置を提供することを目的とする。
さらに、各回路のバイアスは、何本もの長居配線を延在
させるよりは、配線長をなるべく短くし、回路間の干渉
を防ぐ意味で、各回路の近傍で専用に形成することが望
まれる。
させるよりは、配線長をなるべく短くし、回路間の干渉
を防ぐ意味で、各回路の近傍で専用に形成することが望
まれる。
本発明の他の目的は、マクロセル群がマスタスレーブＦ
Ｆを構成できるマクロセル対とバイアス電源を構成でき
るマクロセルとを含むゲートアレイ装置を提供すること
である。
Ｆを構成できるマクロセル対とバイアス電源を構成でき
るマクロセルとを含むゲートアレイ装置を提供すること
である。
［課題を解決するための手段］
本発明によれば第１図を参照して、マトリクス・状に配
置される複数のマクロセルが、マスタスレーブ型フリッ
プフロッグ回路のマスク部を構成することができる面積
の大きなマクロセル（１）と、マスタスレーブ型フリッ
プフロ７１回路のスレーブ部を構成することができる比
較的面積の小さなマクロセル（２）との対を複数含むよ
うに構成する。
置される複数のマクロセルが、マスタスレーブ型フリッ
プフロッグ回路のマスク部を構成することができる面積
の大きなマクロセル（１）と、マスタスレーブ型フリッ
プフロ７１回路のスレーブ部を構成することができる比
較的面積の小さなマクロセル（２）との対を複数含むよ
うに構成する。
また、マスタスレーブＦＦを構成できるマクロセル対と
ともに、バイアス回路を構成できる面積のさらに小さな
マクロセルを含むように構成する。
ともに、バイアス回路を構成できる面積のさらに小さな
マクロセルを含むように構成する。
［作用コ
本発明では、マスク部とスレーブ部とを大きな面積のセ
ルとそれより面積の小さいセルとで構成することにより
、スレーブ部での不使用素子の数を減じ、マクロセルア
レイ全体の集積度を上げることができる。
ルとそれより面積の小さいセルとで構成することにより
、スレーブ部での不使用素子の数を減じ、マクロセルア
レイ全体の集積度を上げることができる。
また、マスタスレーブＦＦを構成するマクロセル対とと
もに１節約した面積を利用してバイアス電源回路を構成
できるマクロセルを設けることにより、集積度を上げ、
バイアス電圧用の配線長を短くし、回路間の干渉を防止
することができる。
もに１節約した面積を利用してバイアス電源回路を構成
できるマクロセルを設けることにより、集積度を上げ、
バイアス電圧用の配線長を短くし、回路間の干渉を防止
することができる。
［実施例］
第１図は本発明の１実施例によるゲートアレイ装置のマ
クロセル群の基本構成となる２つのマクロセルを示す。
クロセル群の基本構成となる２つのマクロセルを示す。
マスタスレーブフリップフロップ回路のマスク部を作る
ことのできるマクロセル１は、トランジスタ１５ゲ、ダ
イオード１ケ、抵抗７ケがら構成されている。マスタス
レーブ型フリップフロ７１回路のマスク部を構成した時
の未使用素子数は０ケである。
ことのできるマクロセル１は、トランジスタ１５ゲ、ダ
イオード１ケ、抵抗７ケがら構成されている。マスタス
レーブ型フリップフロ７１回路のマスク部を構成した時
の未使用素子数は０ケである。
マスタスレーブ型フリップフロ７１回路のスレーブ部を
構成できるマクロセル２は、トランジスタ１０個、ダイ
オード１個、抵抗７個がら構成されている。他の回路を
作る便宜を考慮して、ＦＦのスレーブ部を構成するのに
必要最少塵の素子数よりもトランジスタ１個、ダイオー
ド１個、抵抗１個分余分に含んでいる。マクロセル１に
比べてマクロセル２は素子数が少なく、セル面積ら小さ
い、マクロセル２とマクロセル１とは対を形成して近接
配置されている。
構成できるマクロセル２は、トランジスタ１０個、ダイ
オード１個、抵抗７個がら構成されている。他の回路を
作る便宜を考慮して、ＦＦのスレーブ部を構成するのに
必要最少塵の素子数よりもトランジスタ１個、ダイオー
ド１個、抵抗１個分余分に含んでいる。マクロセル１に
比べてマクロセル２は素子数が少なく、セル面積ら小さ
い、マクロセル２とマクロセル１とは対を形成して近接
配置されている。
第１図においては大きなマクロセル１と小さなマクロセ
ル２とは同じ幅をもつよう構成され、小さなマクロセル
２は大きなマクロセル１よりも高さが低く構成されてい
る。このため、占有面積が小さくなっている。
ル２とは同じ幅をもつよう構成され、小さなマクロセル
２は大きなマクロセル１よりも高さが低く構成されてい
る。このため、占有面積が小さくなっている。
第１図に示すような大小２つのマクロセル対を配置する
レイアウトの例を第２図、第３図、第４図、第５図に示
す。
レイアウトの例を第２図、第３図、第４図、第５図に示
す。
第２図は、第１図に示すような大きなマクロセル１の列
および小さなマクロセル２の列を横に並べ、かつ縦方向
に大きなマクロセルの列Ａ−小さなマクロセルの列Ｂ−
大きなマクロセルの列Ａ−小さなマクロセルの列Ｂと繰
り返し配置したものである。マクロセル１と２との横方
向の長さは等しくされている。したがって１列Ａと列Ｂ
には同数のマクロセルが並ぶ。
および小さなマクロセル２の列を横に並べ、かつ縦方向
に大きなマクロセルの列Ａ−小さなマクロセルの列Ｂ−
大きなマクロセルの列Ａ−小さなマクロセルの列Ｂと繰
り返し配置したものである。マクロセル１と２との横方
向の長さは等しくされている。したがって１列Ａと列Ｂ
には同数のマクロセルが並ぶ。
第３図は縦方向の組合わせを変えて、大きなマクロセル
の列Ａ−小さなマクロセルの列Ｂ−小さなマクロセルの
列Ｂ−大きなマクロセルの列Ａを基本繰り、返しパター
ンとしたものである。ＡＡ−ＢＢと２つづつまとまり、
マクロセルへの入力、マクロセルからの出力をまとめた
い場合等に便宜な配列である。
の列Ａ−小さなマクロセルの列Ｂ−小さなマクロセルの
列Ｂ−大きなマクロセルの列Ａを基本繰り、返しパター
ンとしたものである。ＡＡ−ＢＢと２つづつまとまり、
マクロセルへの入力、マクロセルからの出力をまとめた
い場合等に便宜な配列である。
第４図は、大きなマクロセル１の列Ａ、および小さなマ
クロセル２の列Ｂ″を横に並べ、かつ縦方向に大きなマ
クロセルの列Ａ−小さなマクロセルの列Ｂ゛−大きなマ
クロセルの列Ａ−小さなマクロセルの列Ｂ゛と繰り返し
配置することでは第２図と同様の構成であるが、小さな
マクロセル２が第２図の場合と較べて９０度回転した配
置である。短い辺を横方向にしているので、Ｂ−列の中
にはＡ列のマクロセル１と対応するマクロセル２と余分
に形成されたマクロセル２″とが含まれている。
クロセル２の列Ｂ″を横に並べ、かつ縦方向に大きなマ
クロセルの列Ａ−小さなマクロセルの列Ｂ゛−大きなマ
クロセルの列Ａ−小さなマクロセルの列Ｂ゛と繰り返し
配置することでは第２図と同様の構成であるが、小さな
マクロセル２が第２図の場合と較べて９０度回転した配
置である。短い辺を横方向にしているので、Ｂ−列の中
にはＡ列のマクロセル１と対応するマクロセル２と余分
に形成されたマクロセル２″とが含まれている。
マクロセルのアレイにはマスタスレーブＦＦのマスク部
を作る大きなマクロセル１とスレーブ部を作る小さなマ
クロセル２の他に別のマクロセルを配置することらでき
る。
を作る大きなマクロセル１とスレーブ部を作る小さなマ
クロセル２の他に別のマクロセルを配置することらでき
る。
第５図は３種のマクロセルを配置した例を示す。
マスク部用の大きなマクロセル１の列Ａ−２種類のマク
ロセル２．３の混在する列Ｘ−マスク部用の大きなマク
ロセル１の列Ａ−２種類のマクロセル２．３の混在する
列Ｘと繰り返し配置しである。
ロセル２．３の混在する列Ｘ−マスク部用の大きなマク
ロセル１の列Ａ−２種類のマクロセル２．３の混在する
列Ｘと繰り返し配置しである。
列Ｘの中では、横にマスタスレーブＦＦのスレーブ部を
作ることのできるマクロセル２を２つ並べた次により小
さなマクロセル３を１つ配置し、これを基本単位として
繰り返し配置している。より小さなマクロセル３は例え
ばバイアス電源回路を作ることのできるマクロセルであ
る。なお、別のマクロセル３は必ずしもスレーブ部用マ
クロセル２より小さくなくてもよい。
作ることのできるマクロセル２を２つ並べた次により小
さなマクロセル３を１つ配置し、これを基本単位として
繰り返し配置している。より小さなマクロセル３は例え
ばバイアス電源回路を作ることのできるマクロセルであ
る。なお、別のマクロセル３は必ずしもスレーブ部用マ
クロセル２より小さくなくてもよい。
上記した第２−５図のごとく配置されたマクロセル群が
第１０図に示したチップアレイ中のマクロセル群１０５
の部分に設けられたのが、本発明のＩＣチップの全体構
成である。また第４．５図の場合、第１図に示した大き
なマクロセル１と小さなマクロセル２とは９０″回転し
た状態で配置される。つまり、２つのマクロセル１．２
の幅が異なり、長さが路間−の配置である。
第１０図に示したチップアレイ中のマクロセル群１０５
の部分に設けられたのが、本発明のＩＣチップの全体構
成である。また第４．５図の場合、第１図に示した大き
なマクロセル１と小さなマクロセル２とは９０″回転し
た状態で配置される。つまり、２つのマクロセル１．２
の幅が異なり、長さが路間−の配置である。
第１図に示すマクロセル対１．２を用いて構成できる論
理回路の例を第６図、第７図、第８図に示す。
理回路の例を第６図、第７図、第８図に示す。
第６図はセットリセット付２人力Ｄタイプマスタスレー
ブＦＦを作った場合を示す、大きなセル１内にセットリ
セット付２人力ＤタイプマスタスレーブＦＦのマスク部
を構成し、比較的小さなセル２内にスレーブ部を構成し
ている。大きなセル１内の未使用素子数は零である。比
較的小さなセル２は他の回路を作るときの便宜を考慮し
て設計され、マスタスレーブＦＦのスレーブ部を作る時
。
ブＦＦを作った場合を示す、大きなセル１内にセットリ
セット付２人力ＤタイプマスタスレーブＦＦのマスク部
を構成し、比較的小さなセル２内にスレーブ部を構成し
ている。大きなセル１内の未使用素子数は零である。比
較的小さなセル２は他の回路を作るときの便宜を考慮し
て設計され、マスタスレーブＦＦのスレーブ部を作る時
。
未使用素子はトランジスタ１個、ダイオード１個。
抵抗１個である。
第７図はＯＲ／Ｎ ＯＲ回路を構成した場合を示す、大
きなセル１内に６人力ＯＲ／Ｎ ＯＲ回路を構成し、比
較的小さなセル２内に３人力ＯＲ／ＮＯＲ回路を構成し
ている。
きなセル１内に６人力ＯＲ／Ｎ ＯＲ回路を構成し、比
較的小さなセル２内に３人力ＯＲ／ＮＯＲ回路を構成し
ている。
第８図は排他的ＯＲ／ＮＯＲ回路を構成した場合を示す
、大きなマクロセル１内に２−３人力０Ｒ−ＥＸ−ＯＲ
／ＮＯＲ回路を構成し、比較的小さなマクロセル２内に
ＥＸ−ＯＲ／ＮＯＲ回路を構成している。比較的小さな
マクロセル２内の未使用素子数は零である。第６図、第
７図で未使用素子を残しても、この回路を構成できるよ
うにして１回Ｆ＆設計の自由度を上げている。
、大きなマクロセル１内に２−３人力０Ｒ−ＥＸ−ＯＲ
／ＮＯＲ回路を構成し、比較的小さなマクロセル２内に
ＥＸ−ＯＲ／ＮＯＲ回路を構成している。比較的小さな
マクロセル２内の未使用素子数は零である。第６図、第
７図で未使用素子を残しても、この回路を構成できるよ
うにして１回Ｆ＆設計の自由度を上げている。
第９図は第５図に示すバイアス電源回路用マクロセル３
内に構成するバイアス電源回路の例を示す、１つの参照
電圧ＶＲから３つのバイアス電圧Ｖｒｅｆ１・”ｒｅｆ
２・”ｃｓを作っている。
内に構成するバイアス電源回路の例を示す、１つの参照
電圧ＶＲから３つのバイアス電圧Ｖｒｅｆ１・”ｒｅｆ
２・”ｃｓを作っている。
以上、図中トランジスタとしてバイポーラ接合トランジ
スタを示したが、電界効果トランジスタ等他のトランジ
スタを用いることもできる。同様に、他の種々の素子を
用いてもよい、また回路形式としてＥＣＬ回路を図示し
たが、例えばソースカッゲルト電界効果トランジスタ論
理（ＳＣＦＬ）等の他の回路形式を利用してもよい。
スタを示したが、電界効果トランジスタ等他のトランジ
スタを用いることもできる。同様に、他の種々の素子を
用いてもよい、また回路形式としてＥＣＬ回路を図示し
たが、例えばソースカッゲルト電界効果トランジスタ論
理（ＳＣＦＬ）等の他の回路形式を利用してもよい。
［発明の効果コ
本発明によれば、未使用素子数を低減してゲートアレイ
装置の集積度を向上できる。
装置の集積度を向上できる。
第１図は本発明の実施例による面積の異なるマクロセル
対を示す概路上面図、 第２図、第３図、第４図、第５図はマクロセルの配置例
を示す概路上面図、 第６図、第７図、第８図は第１図の面積の異なるマクロ
セル対によって構成できる回路の例を示す概略回路結線
図、 第９図は、第５図に示すさらに小さな面積のマクロセル
３に構成できるバイアス電源回路の概略回路図。 第１０図は、従来技術によるゲートアレイ装置のレイア
ウト例を示す上面図、 第１１図は、ゲートアレイ装置内の信号の流れを示すブ
ロック図、 第１２図は、基本ゲートでマスタスレーブＦＦを構成し
た時のブロックダイアダラムである。 図において １ マスタスレーブＦＦのマスク部を作ることのでき
るマクロセル ２ マスタスレーブＦＦのスレーブ部を作ることので
きるマクロセル ３ 他のマクロセル 第 １ 図 マクロセル対の配置例 １ マクロセル対の
配置例 ２第 ２ 図 第
３ 図マクロセル対の配置例 ３ マク
ロセル対の配置例 ４第 ４ 図
第 ５ 図マスタスレーブ ＦＦ 第 ６ 図 ＯＲ／Ｎ ＯＲ回路 第 ７ 図 排他的 ＯＲ／ＮＯＲ回路 第 ８ 図 バイアス電源回路 第 ９ 図
対を示す概路上面図、 第２図、第３図、第４図、第５図はマクロセルの配置例
を示す概路上面図、 第６図、第７図、第８図は第１図の面積の異なるマクロ
セル対によって構成できる回路の例を示す概略回路結線
図、 第９図は、第５図に示すさらに小さな面積のマクロセル
３に構成できるバイアス電源回路の概略回路図。 第１０図は、従来技術によるゲートアレイ装置のレイア
ウト例を示す上面図、 第１１図は、ゲートアレイ装置内の信号の流れを示すブ
ロック図、 第１２図は、基本ゲートでマスタスレーブＦＦを構成し
た時のブロックダイアダラムである。 図において １ マスタスレーブＦＦのマスク部を作ることのでき
るマクロセル ２ マスタスレーブＦＦのスレーブ部を作ることので
きるマクロセル ３ 他のマクロセル 第 １ 図 マクロセル対の配置例 １ マクロセル対の
配置例 ２第 ２ 図 第
３ 図マクロセル対の配置例 ３ マク
ロセル対の配置例 ４第 ４ 図
第 ５ 図マスタスレーブ ＦＦ 第 ６ 図 ＯＲ／Ｎ ＯＲ回路 第 ７ 図 排他的 ＯＲ／ＮＯＲ回路 第 ８ 図 バイアス電源回路 第 ９ 図
Claims (4)
- （１）、複数のマクロセルがマトリクス状に配置され、
マクロセル間を接続する配線が選択的に形成されて論理
回路を構成しているゲートアレイ装置において、 該複数のマクロセルがマスタスレーブフリップフロップ
回路のマスタセルを構成することのできる面積の大きな
マクロセル（１）と、この面積の大きなマクロセルに近
接配置され、マスタスレーブフリップフロップ回路のス
レーブセルを構成することのできる比較的面積の小さな
マクロセル（２）との対を複数含んでいることを特徴と
するゲートアレイ装置。 - （２）、前記面積の大きなマクロセル（１）と前記比較
的面積の小さなマクロセルが共に、そのコレクタがそれ
ぞれ電源ラインに抵抗を介して接続されうる第１のトラ
ンジスタ対と、第１のトランジスタ対の出力ノード対に
そのコレクタが接続されうる第２のトランジスタ対と、
第１のトランジスタ対の共通エミッタ（ソース）ノード
および第２のトランジスタ対の共通エミッタ（ソース）
ノードにそのコレクタが接続されうる第３のトランジス
タ対と、該第３のトランジスタ対の共通エミッタ（ソー
ス）ノードに接続されうる電流源トランジスタと、 を有することを特徴とする請求項１記載のゲートアレイ
装置。 - （３）、前記複数のマクロセルが、バイアス電源回路を
構成することのできる面積の小さな第３のマクロセルを
さらに含んでいることを特徴とする請求項１記載のゲー
トアレイ装置。 - （４）、複数のマクロセルがマトリクス状に配置され、
マクロセル間を接続する配線が選択的に形成されて論理
回路を構成しているゲートアレイ装置において、 該複数のマクロセルが、マスタスレーブフリップフロッ
プ回路のマスタセルを構成することのできる面積の大き
なマクロセル（１）の列と、この面積の大きなマクロセ
ルに近接配置され、マスタスレーブフリップフロップ回
路のスレーブセルを構成することのできる比較的面積の
小さなマクロセル（２）と他のマクロセルとの列の規則
的な繰り返し配置を含むこと、 を特徴とするゲートアレイ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117636A JP2578164B2 (ja) | 1988-05-13 | 1988-05-13 | ゲートアレイ装置 |
| US07/349,076 US4933576A (en) | 1988-05-13 | 1989-05-09 | Gate array device having macro cells for forming master and slave cells of master-slave flip-flop circuit |
| EP19890401346 EP0342131A3 (en) | 1988-05-13 | 1989-05-12 | Gate array device having macro cells for forming master and slave cells of master-slave flip-flop circuit |
| KR8906409A KR920008118B1 (en) | 1988-05-13 | 1989-05-13 | Gate array device having macro cells for forming master and slave cells of master-slave f/f circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117636A JP2578164B2 (ja) | 1988-05-13 | 1988-05-13 | ゲートアレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01287944A true JPH01287944A (ja) | 1989-11-20 |
| JP2578164B2 JP2578164B2 (ja) | 1997-02-05 |
Family
ID=14716607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117636A Expired - Fee Related JP2578164B2 (ja) | 1988-05-13 | 1988-05-13 | ゲートアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578164B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563166A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | マスタスライス方式プリスケーラ回路 |
| US8513999B2 (en) | 2011-01-27 | 2013-08-20 | Fujitsu Semiconductor Limited | Semiconductor device |
-
1988
- 1988-05-13 JP JP63117636A patent/JP2578164B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563166A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | マスタスライス方式プリスケーラ回路 |
| US8513999B2 (en) | 2011-01-27 | 2013-08-20 | Fujitsu Semiconductor Limited | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2578164B2 (ja) | 1997-02-05 |
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