JPH0828485B2 - 相補型ｍｉｓマスタスライスｌｓｉの基本セル - Google Patents
相補型ｍｉｓマスタスライスｌｓｉの基本セルInfo
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- JPH0828485B2 JPH0828485B2 JP63151810A JP15181088A JPH0828485B2 JP H0828485 B2 JPH0828485 B2 JP H0828485B2 JP 63151810 A JP63151810 A JP 63151810A JP 15181088 A JP15181088 A JP 15181088A JP H0828485 B2 JPH0828485 B2 JP H0828485B2
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- diffusion region
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高機能、高集積性を有し、かつ設計，製造の
TAT（ターンアラウンドタイム）が短い相補型MISマスク
スライスLSIに関する。
TAT（ターンアラウンドタイム）が短い相補型MISマスク
スライスLSIに関する。
従来の相補型MISトランジスタを用いて構成したチヤネ
ルレス型マスタスライスのチツプの基本セル（Basic Ce
ll）を例に説明する。第１図は本発明ならびに従来の基
本セルを適用するチヤネルレス型マスタスライスLSIの
概略図である。図において、ａは基本セル、ｂは周辺回
路、ｃは基本セル配列領域、ｄは周辺回路配列領域であ
る。チツプ内部の基本セル配列領域ｃは基本セルａをマ
トリツクス状にすきまなく敷き詰める領域で、周辺回路
配列領域ｄはパツド、I/O回路を含む周辺回路ｂを収容
する領域である。
ルレス型マスタスライスのチツプの基本セル（Basic Ce
ll）を例に説明する。第１図は本発明ならびに従来の基
本セルを適用するチヤネルレス型マスタスライスLSIの
概略図である。図において、ａは基本セル、ｂは周辺回
路、ｃは基本セル配列領域、ｄは周辺回路配列領域であ
る。チツプ内部の基本セル配列領域ｃは基本セルａをマ
トリツクス状にすきまなく敷き詰める領域で、周辺回路
配列領域ｄはパツド、I/O回路を含む周辺回路ｂを収容
する領域である。
従来、基本セル配列領域ｃに配置する基本セルａの構
成例として、第２図〜第５図の従来の第１〜第４基本セ
ルの図のものがある。図において、ＰはＰ型MISトラン
ジスタ、ＮはＮ型MISトランジスタ、ｅはゲート電極、
ｉはＮ型拡散領域、ｆはＰ型拡散領域、ｊはＰ型拡散領
域、ｇはＮ型拡散領域、ｈは基本セルの外枠である。Ｎ
型拡散領域ｉはＮウエルに電圧を印加する電極のための
もので、Ｐ型拡散領域ｆはＰ型MISトランジスタのソー
ス電極と、ドレイン電極とを形成する。また、Ｐ型拡散
領域ｊはＰ基板に電圧を印加する電極のためのもので、
Ｎ型拡散領域ｇはＮ型MISトランジスタのソース、ドレ
イン電極を形成する。図に示す第１基本セル〜第４基本
セルは２入力ゲート、４入力ゲートの形式が使用されて
いる。第２図、第３図の構成例では基本セルａを構成す
るＰ型MISトランジスタのゲート電極とＮ型MISトランジ
スタのゲート電極どうしはポリシリコン配線によつて予
め接続されている。第４図、第５図の構成例では基本セ
ルを構成するＰ型MISトランジスタのゲート電極と、Ｎ
型MISトランジスタのゲート電極同士を予め分離してお
き、ユーザの要求する時にその機能を実現するため金属
配線により両者を接続する形式である。
成例として、第２図〜第５図の従来の第１〜第４基本セ
ルの図のものがある。図において、ＰはＰ型MISトラン
ジスタ、ＮはＮ型MISトランジスタ、ｅはゲート電極、
ｉはＮ型拡散領域、ｆはＰ型拡散領域、ｊはＰ型拡散領
域、ｇはＮ型拡散領域、ｈは基本セルの外枠である。Ｎ
型拡散領域ｉはＮウエルに電圧を印加する電極のための
もので、Ｐ型拡散領域ｆはＰ型MISトランジスタのソー
ス電極と、ドレイン電極とを形成する。また、Ｐ型拡散
領域ｊはＰ基板に電圧を印加する電極のためのもので、
Ｎ型拡散領域ｇはＮ型MISトランジスタのソース、ドレ
イン電極を形成する。図に示す第１基本セル〜第４基本
セルは２入力ゲート、４入力ゲートの形式が使用されて
いる。第２図、第３図の構成例では基本セルａを構成す
るＰ型MISトランジスタのゲート電極とＮ型MISトランジ
スタのゲート電極どうしはポリシリコン配線によつて予
め接続されている。第４図、第５図の構成例では基本セ
ルを構成するＰ型MISトランジスタのゲート電極と、Ｎ
型MISトランジスタのゲート電極同士を予め分離してお
き、ユーザの要求する時にその機能を実現するため金属
配線により両者を接続する形式である。
しかしながら、機能マクロセルのような複雑な機能を
速度、消費電力の性能と集積性を両立させて搭載しよう
とすると、フルカスタムLSIと同様にフアンアウト数な
どの負荷条件により駆動能力が異なったゲートを選択的
に設定できる設計の融通性が望まれる。第２図乃至第５
図の場合は基本セルａを構成するＰ型MISトランジス
タ、あるいはＮ型MISトランジスタは一種類のチヤネル
幅（Ｗ）で構成されているため，駆動能力を増やそうと
すると構成ゲートのチヤネル幅（Ｗ）のきめ細かい調整
が困難である。そのため、第６図の第１基本セルを用い
たパワーゲートの構成図に示すように、コンタクトホー
ルｍと第１層の金属配線ｋとスルーホールｔを利用し
て、隣接する基本セルのトランジスタを並列接続するこ
とにより２倍の駆動能力のNANDゲート（パワーゲート）
を実現していた。第７図は第６図のパワーゲートの等価
回路図である。このような手法では占有面積が２倍に増
大するため、その適用領域には制限があつた。
速度、消費電力の性能と集積性を両立させて搭載しよう
とすると、フルカスタムLSIと同様にフアンアウト数な
どの負荷条件により駆動能力が異なったゲートを選択的
に設定できる設計の融通性が望まれる。第２図乃至第５
図の場合は基本セルａを構成するＰ型MISトランジス
タ、あるいはＮ型MISトランジスタは一種類のチヤネル
幅（Ｗ）で構成されているため，駆動能力を増やそうと
すると構成ゲートのチヤネル幅（Ｗ）のきめ細かい調整
が困難である。そのため、第６図の第１基本セルを用い
たパワーゲートの構成図に示すように、コンタクトホー
ルｍと第１層の金属配線ｋとスルーホールｔを利用し
て、隣接する基本セルのトランジスタを並列接続するこ
とにより２倍の駆動能力のNANDゲート（パワーゲート）
を実現していた。第７図は第６図のパワーゲートの等価
回路図である。このような手法では占有面積が２倍に増
大するため、その適用領域には制限があつた。
この欠点を補うため、従来の実施例として、第８図の
従来の第５基本セルの図、第９図の従来の第６基本セル
の図に示すように、チヤネル幅（ｗ）が小さいＰ型MIS
トランジスタｕとチヤネル幅（ｗ）が小さいＮ型MISト
ランジスタｖとを使い、従来の大きいチヤネル幅（Ｗ）
と小さいチヤネル幅（ｗ）とを組み合わせる構成があ
る。しかし、この構成では使用できる大きいチヤネル幅
（Ｗ）のトランジスタと小さいチヤネル幅（ｗ）のトラ
ンジスタの構成数の比率が固定であり、構成する機能マ
クロによつては未使用のトランジスタが増え、全体の集
積度を低下させる要因となつた。また、予め用意された
トランジスタのチヤネル幅が固定されている欠点があつ
た。
従来の第５基本セルの図、第９図の従来の第６基本セル
の図に示すように、チヤネル幅（ｗ）が小さいＰ型MIS
トランジスタｕとチヤネル幅（ｗ）が小さいＮ型MISト
ランジスタｖとを使い、従来の大きいチヤネル幅（Ｗ）
と小さいチヤネル幅（ｗ）とを組み合わせる構成があ
る。しかし、この構成では使用できる大きいチヤネル幅
（Ｗ）のトランジスタと小さいチヤネル幅（ｗ）のトラ
ンジスタの構成数の比率が固定であり、構成する機能マ
クロによつては未使用のトランジスタが増え、全体の集
積度を低下させる要因となつた。また、予め用意された
トランジスタのチヤネル幅が固定されている欠点があつ
た。
本発明は従来の欠点を解決するため、縦方向をチャネ
ル幅方向、横方向をチャネル長方向とし、半分にＰ型MI
Sトランジスタ、残りの半分にＮ型MISトランジスタを配
置した相補型MISトランジスタで構成した基本セルより
なるチャネルレス型マスタスライスLSIにおいて、前記
Ｐ型MISトランジスタのソース電極とドレイン電極とを
形成するＰ型拡散領域と、Ｎウエルに電圧を印加する電
極を形成するＮ型拡散領域を横方向に配列し、ゲート電
極をＰ型拡散領域の上面に設けて基本セルの半分を構成
し、前記基本セルの中心位置を中心とした点対称の位置
に、前記Ｎ型MISトランジスタのソース電極とドレイン
電極とを形成するＮ型拡散領域と、Ｐ基板に電圧を印加
する電極を形成するＰ型拡散領域を横方向に配列し、ゲ
ート電極をＮ型拡散領域の上面に設けて基本セルの残り
の半分を構成し、前記ソース電極とドレイン電極とを形
成するＰ型拡散領域とＮ型拡散領域とをチャネル幅方向
に対して分割してチャネル幅の小さいMISトランジスタ
として、前記MISトランジスタを並列接続して大きい幅
のMISトランジスタを形成することを特徴とする。
ル幅方向、横方向をチャネル長方向とし、半分にＰ型MI
Sトランジスタ、残りの半分にＮ型MISトランジスタを配
置した相補型MISトランジスタで構成した基本セルより
なるチャネルレス型マスタスライスLSIにおいて、前記
Ｐ型MISトランジスタのソース電極とドレイン電極とを
形成するＰ型拡散領域と、Ｎウエルに電圧を印加する電
極を形成するＮ型拡散領域を横方向に配列し、ゲート電
極をＰ型拡散領域の上面に設けて基本セルの半分を構成
し、前記基本セルの中心位置を中心とした点対称の位置
に、前記Ｎ型MISトランジスタのソース電極とドレイン
電極とを形成するＮ型拡散領域と、Ｐ基板に電圧を印加
する電極を形成するＰ型拡散領域を横方向に配列し、ゲ
ート電極をＮ型拡散領域の上面に設けて基本セルの残り
の半分を構成し、前記ソース電極とドレイン電極とを形
成するＰ型拡散領域とＮ型拡散領域とをチャネル幅方向
に対して分割してチャネル幅の小さいMISトランジスタ
として、前記MISトランジスタを並列接続して大きい幅
のMISトランジスタを形成することを特徴とする。
また、前記基本セルのＮ型をＰ型に、Ｐ型をＮ型に代
えて相補にした態様、さらにまた、前記分割したMISト
ランジスタゲート電極の接続用のポリシリコン配線を備
えた態様は有効である。
えて相補にした態様、さらにまた、前記分割したMISト
ランジスタゲート電極の接続用のポリシリコン配線を備
えた態様は有効である。
第10図は本発明の第７基本セルの図、第11図は本発明
の第８基本セルの図である。本実施例はＮウエルに電圧
を印加する電極を形成するためのＮ型拡散領域ｉとＰ型
MISトランジスタを形成するためのＰ型拡散領域ｆの配
列と、前記基本セルの中心位置を中心とした点対称の位
置にＰ基盤に電圧を印加する電極を形成するためのＰ型
拡散領域ｊとＮ型MISトランジスタを形成するためのＮ
型拡散領域ｇの配列とを図に示すように配置した。
の第８基本セルの図である。本実施例はＮウエルに電圧
を印加する電極を形成するためのＮ型拡散領域ｉとＰ型
MISトランジスタを形成するためのＰ型拡散領域ｆの配
列と、前記基本セルの中心位置を中心とした点対称の位
置にＰ基盤に電圧を印加する電極を形成するためのＰ型
拡散領域ｊとＮ型MISトランジスタを形成するためのＮ
型拡散領域ｇの配列とを図に示すように配置した。
第12図は第７基本セルを用いて構成した２入力NANDゲ
ート、第13図は第８基本セルを用いて構成した３入力NA
NDゲートの構成図で、第14図は第12図の等価回路図、第
15図は第13図の等価回路図である。それぞれの出力端子
３、７に接続されるＰ型MISトランジスタとＮ型MISトラ
ンジスタの拡散領域が同一の配線ピツチ上（図上に示す
矢印）にあり、金属配線が真直ぐに配線され、配線長を
短くして、浮遊容量を低減できる傾向であることがわか
る。
ート、第13図は第８基本セルを用いて構成した３入力NA
NDゲートの構成図で、第14図は第12図の等価回路図、第
15図は第13図の等価回路図である。それぞれの出力端子
３、７に接続されるＰ型MISトランジスタとＮ型MISトラ
ンジスタの拡散領域が同一の配線ピツチ上（図上に示す
矢印）にあり、金属配線が真直ぐに配線され、配線長を
短くして、浮遊容量を低減できる傾向であることがわか
る。
第16図は従来の第３基本セルを用いた構成図、第17図
は従来の第４基本セルを用いた構成図でそれぞれ、２入
力NANDゲート、３入力NANDゲートを示す。それぞれの出
力端子３、７に接続されるＰ型MISトランジスタとＮ型M
ISトランジスタの拡散領域が同一の配線ピツチ（図上に
示す矢印）上になく、金属配線が同一直線上になく真直
ぐに配線されないので、配線長が長くなり、浮遊容量も
増大する。また第17図の５で示すスルーホールは配線が
密なため、0.5ピツチしか置けず１ピツチの整数倍のピ
ツチしか許さないとの規則に従つて配置することが困難
である。これはゲート電極を形成するポリシリコンを、
図中のハツチで示したように拡張して設けても、配線の
融通性は必ずしも改善されず、第10図、第11図の本発明
の実施例に比べて配線の融通性は劣る。
は従来の第４基本セルを用いた構成図でそれぞれ、２入
力NANDゲート、３入力NANDゲートを示す。それぞれの出
力端子３、７に接続されるＰ型MISトランジスタとＮ型M
ISトランジスタの拡散領域が同一の配線ピツチ（図上に
示す矢印）上になく、金属配線が同一直線上になく真直
ぐに配線されないので、配線長が長くなり、浮遊容量も
増大する。また第17図の５で示すスルーホールは配線が
密なため、0.5ピツチしか置けず１ピツチの整数倍のピ
ツチしか許さないとの規則に従つて配置することが困難
である。これはゲート電極を形成するポリシリコンを、
図中のハツチで示したように拡張して設けても、配線の
融通性は必ずしも改善されず、第10図、第11図の本発明
の実施例に比べて配線の融通性は劣る。
第18図は本発明の基本セルの優位性を示した構成図で
ある。一例として図に示す金属配線50、51、52、53、54
を行うことにより、ゲート電極のポリシリコンの一部を
それぞれ必要な部分を接続して必要とするチヤネル幅を
得ることができ、かつ、他の金属配線55、56、57、58と
交叉しながら、横方向に配線できる。
ある。一例として図に示す金属配線50、51、52、53、54
を行うことにより、ゲート電極のポリシリコンの一部を
それぞれ必要な部分を接続して必要とするチヤネル幅を
得ることができ、かつ、他の金属配線55、56、57、58と
交叉しながら、横方向に配線できる。
第19図は本発明の第９基本セルの図である。これは請
求項１、２、３を同時に適用した第９基本セルの実施例
で、ソース電極とドレイン電極とを形成するＰ型拡散領
域とＮ型拡散領域とをチヤネル幅方向に対して２つに分
割して、チヤネル幅の小さいMISトランジスタを２つ作
成している。また、分割したMISトランジスを並列して
使用するためゲート電極の接続用のポリシリコン配線を
準備した。ポリシリコン配線ｚは隣接の基本セルの為に
空いている。
求項１、２、３を同時に適用した第９基本セルの実施例
で、ソース電極とドレイン電極とを形成するＰ型拡散領
域とＮ型拡散領域とをチヤネル幅方向に対して２つに分
割して、チヤネル幅の小さいMISトランジスタを２つ作
成している。また、分割したMISトランジスを並列して
使用するためゲート電極の接続用のポリシリコン配線を
準備した。ポリシリコン配線ｚは隣接の基本セルの為に
空いている。
第20図は本発明の第９基本セルを用いた２入力NANDゲ
ートの構成図である。本構成例で２分割されたトランジ
スタ同士を金属配線で並列接続することによつて、小さ
なチヤネル幅を合わせ、等価的にチヤネル幅（Ｗ）を拡
大させている。ポリシリコン配線ｙは入力電極１、２に
接続された配線が電源配線VDD、GNDと交叉するためにも
有効に使用されている。
ートの構成図である。本構成例で２分割されたトランジ
スタ同士を金属配線で並列接続することによつて、小さ
なチヤネル幅を合わせ、等価的にチヤネル幅（Ｗ）を拡
大させている。ポリシリコン配線ｙは入力電極１、２に
接続された配線が電源配線VDD、GNDと交叉するためにも
有効に使用されている。
第21図は本発明の第９基本セルを用いた２入力NORゲ
ートの構成図である。
ートの構成図である。
第22図は本発明の第９基本セルを用いた２入力NANDゲ
ートの他の構成図であるが、分割された小さいチヤネル
幅（ｗ）のトランジスタを用いて構成しているので、占
有面積、駆動能力とも小さい。
ートの他の構成図であるが、分割された小さいチヤネル
幅（ｗ）のトランジスタを用いて構成しているので、占
有面積、駆動能力とも小さい。
第23図は本発明の第９基本セルを用いた２入力NORゲ
ートの他の構成図である。
ートの他の構成図である。
次に本発明の基本セルａを用いて構成して機能マクロ
を構成した例を示す。第24図はセレクタ回路の回路図、
第25図は本発明の第９基本セルを用いた第24図のセレク
タ回路の構成図である。本構成例はいずれの構成トラン
ジスタも分割されたトランジスタを用いており、未使用
のトランジスタ領域を、セレクタ制御信号の配線領域と
して使用し占有面積の効率化を図っている。
を構成した例を示す。第24図はセレクタ回路の回路図、
第25図は本発明の第９基本セルを用いた第24図のセレク
タ回路の構成図である。本構成例はいずれの構成トラン
ジスタも分割されたトランジスタを用いており、未使用
のトランジスタ領域を、セレクタ制御信号の配線領域と
して使用し占有面積の効率化を図っている。
第26図はデコーダ回路の回路図、第27図は本発明の第
９基本セルを用いた第26図デコーダ回路の構成図であ
る。インバータIV1、インバータIV2はフアンアウト１と
負荷が軽いため、小さなチヤネル幅（ｗ）で構成し、ア
ンドノアゲートADは負荷が大きい場合を想定して大きい
チヤネル幅（Ｗ）で構成している。この構成例のように
チヤネル幅が異なるゲートを必要に応じて比較的自由に
構成することができる。
９基本セルを用いた第26図デコーダ回路の構成図であ
る。インバータIV1、インバータIV2はフアンアウト１と
負荷が軽いため、小さなチヤネル幅（ｗ）で構成し、ア
ンドノアゲートADは負荷が大きい場合を想定して大きい
チヤネル幅（Ｗ）で構成している。この構成例のように
チヤネル幅が異なるゲートを必要に応じて比較的自由に
構成することができる。
以上の説明は半導体の相補性から、基本セルのＮ型を
Ｐ型に、Ｐ型をＮ型に代えても成立する。
Ｐ型に、Ｐ型をＮ型に代えても成立する。
請求項１の基本セルでCMOSの基本単位であるNANDゲー
ト、NORゲートを構成する場合に、Ｐ型MISとＮ型MISの
ソース電極、ドレイン電極の間を接続する金属配線を短
く、かつ真すぐに配線することができるので、配線の浮
遊容量が小さくでき、第12図、第13図に示すように構成
したゲートの動作速度の高速化をはかることができる。
また、Ｐ型MISとＮ型MISのソース電極、ドレイン電極の
間を接続する金属配線の領域を確保しながら、隣接する
ゲート電極同士を金属配線で接続することができる。
ト、NORゲートを構成する場合に、Ｐ型MISとＮ型MISの
ソース電極、ドレイン電極の間を接続する金属配線を短
く、かつ真すぐに配線することができるので、配線の浮
遊容量が小さくでき、第12図、第13図に示すように構成
したゲートの動作速度の高速化をはかることができる。
また、Ｐ型MISとＮ型MISのソース電極、ドレイン電極の
間を接続する金属配線の領域を確保しながら、隣接する
ゲート電極同士を金属配線で接続することができる。
また相補型MISマスタスライスLSIの分割されたMISト
ランジスタのソース電極、ドレイン電極あるいはゲート
電極を金属配線で接続したり、あるいは接続しないこと
によつて、構成ゲートのチヤネル幅（Ｗ）を調整するこ
とができるため、機能マクロを構成する場合は、構成ゲ
ートの駆動能力を最適化して、機能マクロセルの高速化
と占有面積の低減を図ることができる。
ランジスタのソース電極、ドレイン電極あるいはゲート
電極を金属配線で接続したり、あるいは接続しないこと
によつて、構成ゲートのチヤネル幅（Ｗ）を調整するこ
とができるため、機能マクロを構成する場合は、構成ゲ
ートの駆動能力を最適化して、機能マクロセルの高速化
と占有面積の低減を図ることができる。
請求項３は請求項１を実現する場合に、分割されたゲ
ート電極間を接続するのに予めポリシリコン配線を配置
しておけば、第25図、第26図に示すように、金属配線と
交叉しながら、ゲート電極同士を自由に配線することが
できる。
ート電極間を接続するのに予めポリシリコン配線を配置
しておけば、第25図、第26図に示すように、金属配線と
交叉しながら、ゲート電極同士を自由に配線することが
できる。
このように、本発明の基本セルを用いたチヤネルレス
型マスタスライスLSIを用いれば、必要に応じてチヤネ
ル幅（Ｗ）が異なるゲートを組み合わせて論理回路が効
率よく構成できるので、機能マクロの設計においてフア
ンアウト数など負荷条件に合わせた融通性ある回路設計
が可能となり、高速性、高集積性の改善が期待できる。
型マスタスライスLSIを用いれば、必要に応じてチヤネ
ル幅（Ｗ）が異なるゲートを組み合わせて論理回路が効
率よく構成できるので、機能マクロの設計においてフア
ンアウト数など負荷条件に合わせた融通性ある回路設計
が可能となり、高速性、高集積性の改善が期待できる。
第１図は本発明ならびに従来の基本セルを適用するチヤ
ネルレス型マスタスライスLSIの概略図、第２図は従来
の第１基本セルの図、第３図は従来の第２基本セルの
図、第４図は従来の第３基本セルの図、第５図は従来の
第４基本セルの図、第６図は第１基本セルを用いたパワ
ーゲートの構成図、第７図は第６図のパワーゲートの等
価回路図、第８図は従来の第５基本セルの図、第９図は
従来の第６基本セルの図、第10図は本発明の第７基本セ
ルの図、第11図は本発明の第８基本セルの図、第12図は
本発明の第７基本セルを用いて構成した２入力NANDゲー
トの構成図、第13図は本発明の第８基本セルを用いて構
成した３入力NANDゲートの構成図、第14図は第12図の等
価回路図、第15図は第13図の等価回路図、第16図は従来
の第３基本セルを用いた構成図、第17図は従来の第４基
本セルを用いた構成図、第18図は本発明の第７基本セル
の優位性を示した構成図、第19図は本発明の第９基本セ
ルの図、第20図は本発明の第９基本セルを用いた２入力
NANDゲートの構成図、第21図は本発明の第９基本セルを
用いた２入力NORゲートの構成図、第22図は第９基本セ
ルを用いた２入力NANDゲートの構成図、第23図は２入力
NORゲートの構成図、第24図はセレクタ回路の回路図、
第25図は本発明の第９基本セルを用いた第24図のセレク
タ回路の構成図、第26図はデコーダ回路の回路図、第27
図は本発明の第９基本セルを用いた第26図デコーダ回路
の構成図である。 ａは基本セル、ｂは周辺回路、ｃは基本セル配列領域、
ｄは周辺回路配列領域、ＰはＰ型MISトランジスタ、Ｎ
はＮ型MISトランジスタ、ｅはゲート電極、ｉはＮ型拡
散領域、ｆはＰ型拡散領域、ｊはＰ型拡散領域、ｇはＮ
型拡散領域、ｈは基本セルの外枠、ｍはコンタクトホー
ル、ｋは第１層の金属配線、ｔはスルーホール、ｕはチ
ャネル幅が小さいＰ型MISトランジスタ、ｖはチヤネル
幅が小さいＮ型MISトランジスタ、（ｗ）は小さなチヤ
ネル幅、（Ｗ）は大きなチヤネル幅、ｙは分離されたゲ
ート同士の接続のためのポリシリコン配線、ｚは隣接の
分離されたゲート同士の接続のためのポリシリコン配
線。
ネルレス型マスタスライスLSIの概略図、第２図は従来
の第１基本セルの図、第３図は従来の第２基本セルの
図、第４図は従来の第３基本セルの図、第５図は従来の
第４基本セルの図、第６図は第１基本セルを用いたパワ
ーゲートの構成図、第７図は第６図のパワーゲートの等
価回路図、第８図は従来の第５基本セルの図、第９図は
従来の第６基本セルの図、第10図は本発明の第７基本セ
ルの図、第11図は本発明の第８基本セルの図、第12図は
本発明の第７基本セルを用いて構成した２入力NANDゲー
トの構成図、第13図は本発明の第８基本セルを用いて構
成した３入力NANDゲートの構成図、第14図は第12図の等
価回路図、第15図は第13図の等価回路図、第16図は従来
の第３基本セルを用いた構成図、第17図は従来の第４基
本セルを用いた構成図、第18図は本発明の第７基本セル
の優位性を示した構成図、第19図は本発明の第９基本セ
ルの図、第20図は本発明の第９基本セルを用いた２入力
NANDゲートの構成図、第21図は本発明の第９基本セルを
用いた２入力NORゲートの構成図、第22図は第９基本セ
ルを用いた２入力NANDゲートの構成図、第23図は２入力
NORゲートの構成図、第24図はセレクタ回路の回路図、
第25図は本発明の第９基本セルを用いた第24図のセレク
タ回路の構成図、第26図はデコーダ回路の回路図、第27
図は本発明の第９基本セルを用いた第26図デコーダ回路
の構成図である。 ａは基本セル、ｂは周辺回路、ｃは基本セル配列領域、
ｄは周辺回路配列領域、ＰはＰ型MISトランジスタ、Ｎ
はＮ型MISトランジスタ、ｅはゲート電極、ｉはＮ型拡
散領域、ｆはＰ型拡散領域、ｊはＰ型拡散領域、ｇはＮ
型拡散領域、ｈは基本セルの外枠、ｍはコンタクトホー
ル、ｋは第１層の金属配線、ｔはスルーホール、ｕはチ
ャネル幅が小さいＰ型MISトランジスタ、ｖはチヤネル
幅が小さいＮ型MISトランジスタ、（ｗ）は小さなチヤ
ネル幅、（Ｗ）は大きなチヤネル幅、ｙは分離されたゲ
ート同士の接続のためのポリシリコン配線、ｚは隣接の
分離されたゲート同士の接続のためのポリシリコン配
線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 9199−5Ｋ
Claims (3)
- 【請求項１】縦方向をチャネル幅方向、横方向をチャネ
ル長方向とし、半分にＰ型MISトランジスタ、残りの半
分にＮ型MISトランジスタを配置した相補型MISトランジ
スタで構成した基本セルよりなるチャネルレス型マスタ
スライスLSIにおいて、 前記Ｐ型MISトランジスタのソース電極とドレイン電極
とを形成するＰ型拡散領域と、Ｎウエルに電圧を印加す
る電極を形成するＮ型拡散領域を横方向に配列し、ゲー
ト電極をＰ型拡散領域の上面に設けて基本セルの半分を
構成し、 前記基本セルの中心位置を中心とした点対称の位置に、 前記Ｎ型MISトランジスタのソース電極とドレイン電極
とを形成するＮ型拡散領域と、Ｐ基板に電圧を印加する
電極を形成するＰ型拡散領域を横方向に配列し、ゲート
電極をＮ型拡散領域の上面に設けて基本セルの残りの半
分を構成し、 前記ソース電極とドレイン電極とを形成するＰ型拡散領
域とＮ型拡散領域とをチャネル幅方向に対して分割して
チャネル幅の小さいMISトランジスタとして、 前記MISトランジスタを並列接続して大きい幅のMISトラ
ンジスタを形成することを特徴とする相補型MISマスタ
スライスLSIの基本セル。 - 【請求項２】前記基本セルのＮ型をＰ型に、Ｐ型をＮ型
に代えて相補にした請求項１記載の相補型MISマスタス
ライスLSIの基本セル。 - 【請求項３】前記分割したMISトランジスタゲート電極
の接続用のポリシリコン配線を備えた請求項１記載の相
補型MISマスタスライスLSIの基本セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151810A JPH0828485B2 (ja) | 1988-06-20 | 1988-06-20 | 相補型ｍｉｓマスタスライスｌｓｉの基本セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151810A JPH0828485B2 (ja) | 1988-06-20 | 1988-06-20 | 相補型ｍｉｓマスタスライスｌｓｉの基本セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023279A JPH023279A (ja) | 1990-01-08 |
| JPH0828485B2 true JPH0828485B2 (ja) | 1996-03-21 |
Family
ID=15526805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151810A Expired - Fee Related JPH0828485B2 (ja) | 1988-06-20 | 1988-06-20 | 相補型ｍｉｓマスタスライスｌｓｉの基本セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828485B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2510040B2 (ja) * | 1990-08-17 | 1996-06-26 | 川崎製鉄株式会社 | Ｃｍｏｓマスタスライス |
| JP2505306B2 (ja) * | 1990-08-17 | 1996-06-05 | 川崎製鉄株式会社 | Ｃｍｏｓマスタスライス |
| EP0523967B1 (en) * | 1991-07-18 | 1999-09-22 | Fujitsu Limited | Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device |
| JP5509599B2 (ja) * | 2009-01-23 | 2014-06-04 | ソニー株式会社 | 半導体集積回路 |
| JP7211010B2 (ja) * | 2018-10-31 | 2023-01-24 | セイコーエプソン株式会社 | 半導体集積回路、電子機器及び移動体 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897847A (ja) * | 1981-12-08 | 1983-06-10 | Nec Corp | 集積回路装置 |
-
1988
- 1988-06-20 JP JP63151810A patent/JPH0828485B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023279A (ja) | 1990-01-08 |
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