JPH0531309B2 - - Google Patents

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JPH0531309B2
JPH0531309B2 JP58179265A JP17926583A JPH0531309B2 JP H0531309 B2 JPH0531309 B2 JP H0531309B2 JP 58179265 A JP58179265 A JP 58179265A JP 17926583 A JP17926583 A JP 17926583A JP H0531309 B2 JPH0531309 B2 JP H0531309B2
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cells
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Takehiro Akyama
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Description

【発明の詳細な説明】 発明の技術分野 本発明はマスタスライス集積回路、特に１つの
ゲート回路がスイツチ部と電流源とから構成され
る、例えばECL（Emitter Coupled Logicゲート
より構成されるマスタスライス集積回路に関す
る。
技術の背景 マスタスライス方式の半導体装置は少量多品種
の集積回路を効率良く実現するため、一般に、拡
大工程までは各品種に共通なマスクパターンを設
計した共通なプロセスで製造した後、各品種ごと
の論理にもとづいた配線パターンで基本セル内及
び複数の基本セル間配線を行う。一般に上記の配
線設計は、数千以上もの基本セル間を配線するの
で複雑になること、配線領域が限定されているの
で位置的制限を考慮した上で配線長を最小にする
こと、局部的な配線不能領域を生じさせないこと
などが課せられている。
従来技術と問題点 第１図に従来のマスタスライス集積回路の半導
体チツプ１′の概略的な平面図を示す。かかる従
来のマスタスライス集積回路は、ゲート回路を構
成する素子を有する基本セル２２′が複数個アレ
イ状に配列された基本セルアレイ２０′と、その
周囲に配置され、外部とのインタフエースとして
働らくＩ／Ｏセル２１′群とから構成されている。
また半導体チツプ１′の周縁部には複数のボンデ
イングパツド１０′が設けられている。マスタス
ライス集積回路に於いては、基本セル２２′内及
び基本セル２２′間、基本セル２２′・Ｉ／Ｏセル
２１′間の配線を変更することによつて所望の論
理回路を短時間で実現できる。
従来、論理回路を構成するための基本セル２
２′は数百〜数千個配置されるため基本セル２
２′からは低消費電力ゲートが構成され、一方
Ｉ／Ｏセル２１′は外部回路をドライブしなけれ
ばならないのでドライブ能力の高い高消費電力ゲ
ートが構成される様に素子が配置されている。
前記基本セル２２′からは、例えば第２図に示
すゲート回路が構成される。このゲート回路２
２′は２入力SI1、SI2、出力SO1のエミツタ結合
論理回路（以下ECLと略す）である。Q1〜Q4は
トランジスタPWR′1〜PWR′3は電流源、Ｒは抵
抗器、Vrefは基準電圧、VCSはバイアス電圧、
VCC、VEEは電源電圧を示し、本図の場合２入力
オアゲートが構成されている。
第３図は第２図に図示の回路を半導体チツプ
１′上で実現した場合の素子配置及び配線（斜線）
を示す図である。尚、第３図に於いて第２図と同
一番号は同一部位を示す。またCHは配線チヤネ
ル領域を示し、この領域に基本セル間を接続する
配線が配置される。
第４図は第１図に示した従来のマスタスライス
集積回路に於ける電源VCC、VEEについての配線
を概略的に示す図である。この様なECLゲート
に於いて、スイツチングスピードの高速化や出力
ドライブ能力の増大を図るためには電流源
PWR′1の電流容量大きくしたり、電流源PWR′2
を構成する抵抗の値を変更する必要があるから、
第３図に示す様に従来の基本セル２２′は低消費
電力ゲート専用に各素子がレイアウトされてお
り、基本セルアレイ２０′内に於いてドライブゲ
ート数に応じた高出力ドライブ能力のゲートや、
より高速のゲートが必要になつた場合には対処す
ることができず設計の自由度を欠いていた。
すなわち従来の構成に於いて、より高速の
ECLゲートを構成しようとした場合には他の基
本セルの電流源を流用することが考えられるが、
以下の理由により非常に困難である。例えば第３
図に於いて、基本セル２２′の電流源PWR′1を他
の基本セルへ流用した場合、トランジスタQ0の
コレクタから配線を引出すことになるが、同図か
ら明らかな様に、従来はECLゲートを構成する
スイツチング部分と電流源の部分とを含めた素子
を１単位としているため、各トランジスタは可能
な限り近接して配置されており、トランジスタ
Q0のコレクタＣから基本セル２２′外に配線を引
出すのは困難であり、もし引出せたとしても隣接
する基本セル内の配線や配線チヤネルCH信号を
引出すための配線などによつてさえぎられてしま
い、所望の基本セルまで配線を道びくのは不可能
である。これは可能にするためには基本セル２
２′内の各トランジスタの配置間隔を大きくすれ
ばよいが、これでは基本セル自体が大きくなつて
しまい集積度が低下する。また他の基本セルの電
流源を流用しなければならない部分は一部分であ
るので、上記の様な方法では非常に効率の悪いも
のとなつてしまう。更に電流源が流用された基本
セルは使用不可能になり全ゲート数が減少してし
まう。また各基本セル２２′に全部に素子を配置
することも考えられるが、これも集積度の低下を
招き実用的ではない。
更に従来のマスタスライス集積回路は電源配線
VCC、VEEの配置に関しても以下の様な欠点を有
している。第４図は基本セルアレイ２０′内の電
源配置の配置を示す図であり、第５図Ａ，Ｂは半
導体チツプ上に於ける。VCC、VEEの全体的配置
を示す図である。
第４図の電源VEE、VCCの配線ラインはそれぞ
れが、第５図Ａ，Ｂ上下の二層（上層を実線、下
層を破線で各子状に構成されたものが組み合せら
れて、各基本セルの周囲の配線領域を配線されて
いる。尚第４図、第５図における小円黒点又は中
開小円点は、同種の上下層の電源ラインを接続す
るためのスルーホールを示すものである。前述し
た様に、従来は各基本セル２２′がECLゲートを
構成するための素子を含んだ構成としていたた
め、全ての基本セルに電源配線VCC、VEEを隣接
して配置しなければならず、またバイアス電圧
VCSを供給する配線も各セル毎に行なわなければ
ならず、電源配線自体も第４，５図に示す如く複
雑な配置とせざるを得なかつた。また、これはゲ
ート類の増加と共に顕著化し、各基本セル間を接
続するための配線チヤネルの減少を招いている。
以上の様に従来のマスタスライス集積回路に於
いては、、基本セルアレイ内で高速でドライブ能
力の高い高消費電力ゲートを使用することができ
ず、設計の自由度を欠いおり、更に電源配線が複
雑になるという問題点も有している。
発明の目的 本発明は、上記問題点に鑑み、ゲート回路の電
流源とスイツチング部を分離し、それぞれセル化
し且つ隣接して半導体チツプ内に形成させるとい
う着想にもとづき、基本セルアレイ内部での高消
費電力ゲート回路を構成できるようにし、使用す
るゲートに自由度を持たせ、ゲート間配線を簡単
にし、配線設計及び配線作業工程を容易にするこ
とを目的とする。
発明の構成 本発明によれば、スイツチング素子を有する同
一規格の基本セル複数個具備した基本セル群と複
数の電流源セルを具備した電流源セル群とで構成
されるユニツトを複数備え、各ユニツトの該電流
源セルに電力を供給する電源ラインと、該電流源
セル群中の電流源セルと該電源ラインとを接続す
る電流源セル配線と、１つの該ユニツト中で該基
本セルの各々と該電流源セルの各々との間を接続
し、各々１つの該基本セルに対する該電流源セル
の接続数によつて該基本セルの駆動能力を決定す
る基本セル電流配線と、該基本セル同志を接続し
て論理動作を決定する基本セル配線とを有するこ
とを特徴とするマスタスライス集積回路、が提供
される。
発明の実施例 第６図は本発明の一実施例としてのマスタスラ
イス集積回路の半導体チツプ１の概略的は平面図
を示す。本実施例が従来と異なる点は、ゲート回
路のスイツチング部分と電流源部分とを分離し
て、それぞれをセル化し、本図に示す様に配列し
た点にある。すなわち、半導体チツプ１の周縁に
パツド１０が設けられ、その内側に基本セル２２
がマトリクス状配置された基本セルアレイ２０が
形成され、更に基本セル２２列の両側に、電流源
を構成する電流源セル２４が配列されている。ま
た、基本セルアレイ２０に対し上下に電源VEEラ
イン５０、左右に電源VCCライン４０が交差状に
配線されている。但しVEEライン４０、VCCライ
ン５０とともに第７図Ａ，Ｂに図示の如く一方向
に平行して配設され、かつ、VCCラインは下層、
VEEラインは上層に分離して設けられている。こ
の点においても、本発明の電源VEE、VCCはそれ
ぞれが一平面上にあり、従来の如く、各々の電源
ラインが二層にわたつて形成されるものとは相異
なる。
尚、第６図、第７図は電源VCC、VEEライン５
０，４０についてのみ図示したが、その他の配
線、例えば入出力信号線なども設けられる。
第８図は第６図に図示の基本セルアレイ２０の
一部を拡大して図示しており、基本セル２２の両
側に電流源セル２４が配列されている。また、所
定の間隔でバイアス回路２５及びキヤパシタ回路
２６が形成されている。
電流源セル２４の上部（空間的）には電源VEE
ライン４０が図中上下に走り、電源VEEラインに
直交している電源VCCライン５０が図中左右に設
けられている。これらの電源ライン４０，５０
は、第８図においてＸ方向及びＹ方向からの断面
について図示した第９図Ａ，Ｂから判るように二
層に形成されている。しかしそれぞれは一層のみ
である。１つの電源VVEEライン４０と隣接する
他の電源VEEライン４０の間、すなわち基本セル
２２の上部を電源VEEライン４０と同じ層で他の
配線、例えば入出力用配線が設けられる。
第８図に図示の電流源セル２４と基本セル２２
Ａの半導体チツプにおける詳細平面図を第１３図
に示す。この例示においては電流源セル２４には
同一の８個の電流源PWR1〜PWR8を構成可能な
素子が設けられている。また基本セル２２は４個
のゲート回路のスイツチング部２２Ａ〜２２Ｄを
構成可能な素子を有している。すなわち本発明に
おいては、電流源セル２４とスイツチング部２２
Ａ〜２２Ｄとは分離されている。
従来の回路（第２図）と類似の回路を本発明に
もとづいて配線した場合の回路図を第１０図に図
示する。以下第１０図〜第１３図を参照して、具
体的な配線について述べる。尚、第１０図は本発
明にかかるECLゲートの回路図、第１１図は電
流源の一回路例、第１２図は基本セル２４、電流
源セル２２Ａ内の素子レイアウト及び各素子間の
結線関係を示す図、第１３図は基本セルと電流源
セル及び基本セル間の接続関係を示す図である。
第１０図の電流源PWR1〜PWR4の各回路は例
示としては、第１１図に図示のものを用いる。す
なわちトランジスタQ0のベースにバイアス電圧
VCSが印加され、エミツタには抵抗器ｒを介して
電源VEEが印加され、そのコレクタがECLゲート
のエミツタ共通接続点に接続される。
ここでは、PWR1〜PWR4は全て同じ値、例え
ば50μAを供給する電流源とする。従つて、低消
費電力ゲートが必要な時は500μAの電流源として
PWR1のみ用い、高消費電力ゲートが必要な時は
PWR1とPWR2とを第１０図に於いて破線で示す
如く並列にして１ｍＡの電流源として用いる。
先ず第１２図を参照し、電流源セル２４内の配
線について述べる。隣接するバイアス回路２５で
電源VEEにもとづき発生された電源電圧VCSのラ
インが、上層に布線され（実線部）、ａ点におい
て下層に落ち、各電源PWR1〜PWR4のトランジ
スタQ0のベースＢに接続される。同様にVEEライ
ンも上層から点ｂにおいて下層に落ち、抵抗器ｒ
に接続され、抵抗器ｒの他方の端子はトランジス
タQ0のエミツタＥに接続される。
配線接続は配線チヤネル２７を用いて行う。特
に電流源セル２４とゲートセル２２Ａ〜２２Ｄの
配線は接近したチヤネル２７Ａを用い、中央部の
チヤネル２７Ｂは入出力用配線チヤネル等に用い
る。
次に第１３図についてゲートセル２２Ａの内部
配線について述べる。電源VCCラインが導入さ
れ、抵抗器Ｒの一端、トランジスタQ6、Q7の図
示しない半導体基板内のコレクタに接続されてい
る。トランジスタQ1〜Q5のエミツタも接続され
る。トランジスタQ2〜Q5のコレクタ同士とトラ
ンジスタQ6のベースも接続される。トランジス
タQ1のコレクタとトランジスタQ7のベースも接
続される。
バイアス回路２５から供給される電圧Vrefが上
層のVrefラインから下部のトランジスタQ1のベー
スに接続される。
以上の如く接続された後、第１０図に図示の回
路接続を完成するには次の如く配線する。電流源
セル２４のPWR1のコレクタＣからトランジスタ
Q1のエミツタＥに配線を行う。PWR3、PWR4
のそれぞれのコレクタＣからトランジスタQ6、
Q7のエミツタＥに配線を行う。この例示は低消
費電力ゲート用の配線であるから、１つの抵抗器
Ｒの他端をトランジスタQ6のベースに、また１
つの抵抗器Ｒの他端をトランジスタQ7のベース
に配線を行う。以上にて第１０図の回路接続が完
成する。
また、トランジスタQ2〜Q5のベースＢに入力
信号ラインSI１〜SI４が接続され、トランジスタ
Q6、Q7のエミツタＥに出力信号ラインSO１，
SO２が接続される。
入力信号ライン及び出力信号ライン他のゲート
回路に接続して所望の論理回路が構成される。入
力信号ラインは必要な数だけ、出力信号ラインに
ついても必要なもののみ（信号SO1とSO2は論理
が反対である）接続すればよい。
高消費電力回路にするには、第１３図において
残つているPWR2のコレクタＣからトランジスタ
Q1のエミツタＥに接続し、これに応じて、残つ
ている抵抗器Ｒの他端とトランジスタQ7のペー
スＢ（又はトランジスタQ1のコレクタＣ）に接続
する。
以上の例示においては、電流源セル２４の３〜
４個の電流源PWR1〜PWR4とスイツチング部２
２Ａとを組合せて１つのゲート回路構成する場合
について述べたが、例えばPWR1は他のゲート回
路に共通に用いることができる。また入力線SI１
〜４、出力線SO１，２は全てがこれだけのもの
を用いるとは必らない。従つて、１つの電流源セ
ル内の８個の電流源PWR1〜８で一般に左側のゲ
ート回路２個、右側のゲート回路２個、計４個の
ゲート回路の電流源として用いることができる。
勿論これに限られるものではない。
以上の如く他のゲート回路についても低消費電
力回路又は高消費電力回路に応じて配線し、所望
のゲート回路を構成できる。
以上に例示の如く本発明においては、複数個の
電流源から成る電流源セルと複数のスイツチング
部から成る基本セルを分離し且つ隣接して設ける
ことにより、基本セルアレイ内でもドライブ能力
の大きい高消費電力ゲートを構成可能である。こ
の様に本発明によれば任意の位置に高消費電力ゲ
ートを構成できるので、設計の自由度は大幅に向
上する。
また複数個の電流源の各個は同一仕様のもので
あり、複数のゲート回路も同一仕様のものであ
る。このことは、従来の半導体チツプの如く専用
の低消費電力回路、高消費電力回路の配分を事前
に行なわなくても良いというパターン設計及び使
用上の利点、内部回路として低消費電力回路又は
高消費電力回路のいずれであつてもほぼ同様の配
線を行うことができ選択の自由度が確保でき、配
線設計の簡単化、配線が複雑にならない等の利点
を有する。コンピユータによる配線設計も簡単化
され、全自動化することができる。また本実施例
では、基本セルを用いて従来のＩ／Ｏセルを構成
することができるので、従来の様に特別にＩ／Ｏ
セルを設ける必要もない。従つて従来は未使用の
Ｉ／Ｏセルの領域は、他の用途に使用できなかつ
たが本発明によれば、その領域に配置された基本
セルを用いて論理回路を構成できる。以上から、
設計時間を短縮することができ、信頼性が向上
し、高集積化し寄与し得る。
第１２図に詳細に図示した如く配線チヤネルに
おいて電流源用と配線を他の入出用配線と同様に
行うことができるので配線上の柔軟性が向上して
いる。配線チヤネルの領域は従来に比し大きい
が、電流源セルとゲートセルとが効率よく分割さ
れているので全体としてのスペースはむしろ小さ
くなつている。
本発明の実施に際しては以上に述べたものの外
種々の変形形態を採ることができる。例えば第６
図の例示においては、第１図の高消費電力ゲート
２１′と低消費電力ゲート２２′の構成概念を除去
した、いわゆるいずれであつても高消費電力ゲー
ト２１′又は低消費電力ゲート２２′として用いる
ことができる場合について示したが、第１４図に
図示の如く、区分けすることができる。但し、低
消費電力ゲート２２及び高消費電力ゲート２１は
第８図の如く形成され、且つ、電源ラインは第７
図Ａ，Ｂ及び第９図Ａ，Ｂの如く配線できる。第
１３図の配線についても同様である。
また第１０図に図示の電流源PWR1〜PWR4と
しては第１１図に図示の回路について第１３図に
ついて例示したが、これに限らず例えば第１５図
Ａ〜Ｃの回路を電流源にすることができる。第１
５図Ｂ，Ｃの回路を用いた場合には、トランジス
タ、電源VCSが存在しないので第１３図の２１11
の配線はさらに簡単になる。電流源セル内の電流
源の数を８個、隣接するゲートセル内のゲート回
路数を４個としたが、これに限らず、電流源数＝
４、ゲート回路数＝２の如く任意にすることがで
きる。これは入力信号線、出力信号数にもとづい
て配線の複雑さ等を勘案して定めることができ
る。
また以上の例示においては、ゲート回路として
ECLの場合について述べたが、他の回路、例え
ばI2Lについても適用できる論をまたない。
発明の効果 チツプ上に複雑の基本セルに対して１つの電流
源セル群を対応するように配線し、電源ラインか
ら一括して電流源セル群から電源供給の配線を行
うようなゲートを形成できる。それにより、基本
セル間の論理配線上に電流源セルおよび電源ライ
ンからの配線が複雑に入り組まずに、チツプ上の
電流配線と論理配線とが分離して扱うことがで
き、かつ製造が容易になり、チツプの配線領域の
有効利用が可能となる。
【図面の簡単な説明】
第１図は従来のマスタスライス集積回路の半導
体チツプの概略的な平面図、第２図は第１図のゲ
ート回路の回路図、第３図は第２図回路の配置及
び配線を示す平面図、第４図は第１図のゲート回
路の配置及び電源配線を概略的に図示した図、第
５図Ａ，Ｂは第４図の電源配線のみを示す図、第
６図は本発明の一実施例としてのマスタスライス
集積回路の半導体セルの概略的な平面図、第７図
Ａ，Ｂは第６図における電源配線のみを抽出した
図、第８図は第６図の一部についての詳細配置
図、第９図Ａ，Ｂは第８図矢印Ｘ、Ｙ方向におけ
る電源配線の断面図、第１０図は第８図の例示的
な回路図、第１１図は第１０図における電源回路
の一実施例としての回路図、第１２図は第８図を
部分的に拡大して示した図、第１３図は第１０図
にもとづく配線について第８図を詳細に図示した
図、第１４図は本発明の他の実施例としてのマス
タスライス集積回路の半導体セルの概略的な平面
図、第１５図Ａ〜Ｃは第１１図の変形態様を示す
図、である。 （符号の説明）、１……半導体チツプ、１０…
…ボンデイングパツド、２０……基本セルアレ
イ、２４……電流源セル、２２……基本セル、４
０……VEEライン、５０……VCCライン、２５…
…バイアス回路。

Claims (1)

  1. 【特許請求の範囲】 １ スイツチング素子を有する同一規格の基本セ
    ルを複数個具備した基本セル群と複数の電流源セ
    ルを具備した電流源セル群とで構成されるユニツ
    トを複数備え、 各ユニツトの該電流源セルに電力を供給する電
    源ラインと、 該電流源セル群中の電流源セルと該電源ライン
    とを接続する電流源セル配線と、 １つの該ユニツト中で該基本セルの各々と該電
    流源セルの各々との間を接続し、各々１つの該基
    本セルに対する該電流源セルの接続数によつて該
    基本セルの駆動能力を決定する基本セル電流配線
    と、 該基本セル同志を接続して論理動作を決定する
    基本セル配線とを有することを特徴とするマスタ
    スライス集積回路。
JP58179265A 1983-09-29 1983-09-29 マスタスライス集積回路 Granted JPS6074455A (ja)

Priority Applications (6)

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JP58179265A JPS6074455A (ja) 1983-09-29 1983-09-29 マスタスライス集積回路
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