JP2633558B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2633558B2 JP2633558B2 JP62076603A JP7660387A JP2633558B2 JP 2633558 B2 JP2633558 B2 JP 2633558B2 JP 62076603 A JP62076603 A JP 62076603A JP 7660387 A JP7660387 A JP 7660387A JP 2633558 B2 JP2633558 B2 JP 2633558B2
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- JP
- Japan
- Prior art keywords
- cell
- power supply
- cells
- semiconductor device
- supply line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、スタンダードセル方式で形成される半導
体装置に関するもので、特に電源線の接続に係わるもの
である。
体装置に関するもので、特に電源線の接続に係わるもの
である。
（従来の技術） 従来、この種の半導体装置における電源線の接続は、
例えば第２図に示すようにして行なっている。第２図に
おいて、111,112,113はそれぞれ複数のセルから成るセ
ル列、121,122は配線領域、13,13,…は上記各セル列1
11,112,113を構成する一般のセルで、このセル13,13間
には電源線接続用の電源セル14,14,…が設けられてい
る。そして、上記配線領域121,122に上記電源セル14,1
4,…を介して電源線（VDD,VSS）15,16が配線される。
例えば第２図に示すようにして行なっている。第２図に
おいて、111,112,113はそれぞれ複数のセルから成るセ
ル列、121,122は配線領域、13,13,…は上記各セル列1
11,112,113を構成する一般のセルで、このセル13,13間
には電源線接続用の電源セル14,14,…が設けられてい
る。そして、上記配線領域121,122に上記電源セル14,1
4,…を介して電源線（VDD,VSS）15,16が配線される。
ところで、上記電源セル14,14,…は、各セル13,13,…
の配置の段階で任意の場所に配置され、その後上記電源
線15,16の配置が決定されて配線される。
の配置の段階で任意の場所に配置され、その後上記電源
線15,16の配置が決定されて配線される。
しかし、このような構成では、電源セル14,14,…が任
意の場所に配置されるため、電源線15,16は曲りくねっ
た形となる。上記電源線15,16は一般の信号配線に比べ
て幅が広く、この太い電源線15,16が曲りくねっている
ということは配線領域121,122の占有率が高く、一般の
信号配線の配線効率を著しく低下させることになる。こ
のため、高集積化が困難である。
意の場所に配置されるため、電源線15,16は曲りくねっ
た形となる。上記電源線15,16は一般の信号配線に比べ
て幅が広く、この太い電源線15,16が曲りくねっている
ということは配線領域121,122の占有率が高く、一般の
信号配線の配線効率を著しく低下させることになる。こ
のため、高集積化が困難である。
（発明が解決しようとする問題点） 上述したように従来のスタンダードセル方式の半導体
装置は、曲りくねった電源線の存在により高集積化が困
難な欠点がある。
装置は、曲りくねった電源線の存在により高集積化が困
難な欠点がある。
この発明は上記のような事情に鑑みてなされたもの
で、その目的とするところは高集積化が図れるスタンダ
ードセル方式の半導体装置を提供することである。
で、その目的とするところは高集積化が図れるスタンダ
ードセル方式の半導体装置を提供することである。
［発明の構成］ （問題点を解決するための手段と作用） すなわち、この発明は、スタンダードセル方式で形成
される半導体装置において、複数のセルが第１の方向に
沿って配置された複数のセル列と、上記セル列間に設け
られ、各セル間を電気的に結合するための配線が選択的
に形成される配線領域と、上記各セル列内に設けられ、
同一セル列内の各セルに電源を与える電源セルと、上記
配線領域に第１の方向と直交する第２の方向に沿って形
成され、異なるセル列の電源セル間を接続する第１の電
源線と、上記セル列内に設けられ、最小のセルよりもサ
イズが小さく、上記第１の電源線から電源セルを介して
供給された電源を同一セル列内のセルに伝達する第１の
方向に沿って形成された第２の電源線を有し、セル列内
における電源セルの位置を第１の方向にシフトして上記
第１の電源線を直線的に配線するための位置合せセルと
を具備し、この位置合せセルの個数に応じて上記電源セ
ルのシフト量を調整することを特徴とする。
される半導体装置において、複数のセルが第１の方向に
沿って配置された複数のセル列と、上記セル列間に設け
られ、各セル間を電気的に結合するための配線が選択的
に形成される配線領域と、上記各セル列内に設けられ、
同一セル列内の各セルに電源を与える電源セルと、上記
配線領域に第１の方向と直交する第２の方向に沿って形
成され、異なるセル列の電源セル間を接続する第１の電
源線と、上記セル列内に設けられ、最小のセルよりもサ
イズが小さく、上記第１の電源線から電源セルを介して
供給された電源を同一セル列内のセルに伝達する第１の
方向に沿って形成された第２の電源線を有し、セル列内
における電源セルの位置を第１の方向にシフトして上記
第１の電源線を直線的に配線するための位置合せセルと
を具備し、この位置合せセルの個数に応じて上記電源セ
ルのシフト量を調整することを特徴とする。
このように構成することにより、電源線を直線的に配
線できるので、電源線の配線領域に対する占有率を低く
して配線効率を高めることができ、高集積化が図れる。
線できるので、電源線の配線領域に対する占有率を低く
して配線効率を高めることができ、高集積化が図れる。
（実施例） 以下、この発明の一実施例について図面を参照して説
明する。第１図において、前記第２図と同一構成部分に
は同じ符号を付しており、111,112,113はそれぞれ複数
のセルから成るセル列、121,122は配線領域、13,13,…
は上記各セル列111,112,113を構成する一般のセルであ
る。このセル13,13間には電源線接続用の電源セル14,1
4,…、及びこれらの電源セル14,14,…をシフトして電源
セル14,14…を直線的に配置するための位置合せセル17,
17,…が設けられる。そして、上記配線領域121,122に上
記電源セル14,14,…を介して直線的に電源線15,16が配
線される。
明する。第１図において、前記第２図と同一構成部分に
は同じ符号を付しており、111,112,113はそれぞれ複数
のセルから成るセル列、121,122は配線領域、13,13,…
は上記各セル列111,112,113を構成する一般のセルであ
る。このセル13,13間には電源線接続用の電源セル14,1
4,…、及びこれらの電源セル14,14,…をシフトして電源
セル14,14…を直線的に配置するための位置合せセル17,
17,…が設けられる。そして、上記配線領域121,122に上
記電源セル14,14,…を介して直線的に電源線15,16が配
線される。
上記位置合せセル17,17,…は、単に一対の電源線が横
方向（電源線15,16と直行する方向）に形成された構成
となっており、電源セル14,14,…に接続された電源線1
5,16から供給された電源電圧を各セル13に供給するよう
になっている。また、これらの位置合せセル17,17,…
は、電源セル14をシフトする量に合せて例えばセル列11
1では１個、セル列113では３個配置されており、位置合
せセル17の数で電源セル14のシフト量を制御している。
方向（電源線15,16と直行する方向）に形成された構成
となっており、電源セル14,14,…に接続された電源線1
5,16から供給された電源電圧を各セル13に供給するよう
になっている。また、これらの位置合せセル17,17,…
は、電源セル14をシフトする量に合せて例えばセル列11
1では１個、セル列113では３個配置されており、位置合
せセル17の数で電源セル14のシフト量を制御している。
このような構成によれば、電源線15,16を直線的に形
成できるので、これらの電源線15,16の配線領域121,122
に対する占有率を低くでき、且つ一般のセル13の配線の
自由度も高められるので高集積化が図れる。上記位置合
せセル17,17,…の挿入によりチップ全体に対する素子領
域の占める割合いは大きくなるが、一般の信号線におけ
る配線の障害がなくなって配線効率を向上できるので、
結果としてはチップサイズを縮小できる。
成できるので、これらの電源線15,16の配線領域121,122
に対する占有率を低くでき、且つ一般のセル13の配線の
自由度も高められるので高集積化が図れる。上記位置合
せセル17,17,…の挿入によりチップ全体に対する素子領
域の占める割合いは大きくなるが、一般の信号線におけ
る配線の障害がなくなって配線効率を向上できるので、
結果としてはチップサイズを縮小できる。
なお、上記実施例では位置合せセル17,17,…をセル13
と電源セル14との間に設けたが、セル13とセル13との間
に設けても良いのは勿論である。
と電源セル14との間に設けたが、セル13とセル13との間
に設けても良いのは勿論である。
［発明の効果］ 以上説明したようにこの発明によれば、高集積化が図
れるスタンダードセル方式の半導体装置が得られる。
れるスタンダードセル方式の半導体装置が得られる。
第１図はこの発明の一実施例に係わる半導体装置につい
て説明するための図、第２図は従来の半導体装置につい
て説明するための図である。 111,112,113……セル列、121,122……配線領域、13,13,
… ……セル、14,14,… ……電源セル、15,16……電
源線、17,17,… ……位置合せセル。
て説明するための図、第２図は従来の半導体装置につい
て説明するための図である。 111,112,113……セル列、121,122……配線領域、13,13,
… ……セル、14,14,… ……電源セル、15,16……電
源線、17,17,… ……位置合せセル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 寿喜 川崎市幸区小向東芝町１番地 株式会社 東芝多摩川工場内 (56)参考文献 特開 昭60−74455（ＪＰ，Ａ) 特開 昭60−74548（ＪＰ，Ａ) 特開 昭57−190343（ＪＰ，Ａ) 特開 昭62−23132（ＪＰ，Ａ) 特開 昭60−101950（ＪＰ，Ａ)
Claims (3)
- 【請求項１】スタンダードセル方式で形成される半導体
装置において、複数のセルが第１の方向に沿って配置さ
れた複数のセル列と、上記セル列間に設けられ、各セル
間を電気的に結合するための配線が選択的に形成される
配線領域と、上記各セル列内に設けられ、同一セル列内
の各セルに電源を与える電源セルと、上記配線領域に第
１の方向と直交する第２の方向に沿って形成され、異な
るセル列の電源セル間を接続する第１の電源線と、上記
セル列内に設けられ、最小のセルよりもサイズが小さ
く、上記第１の電源線から電源セルを介して供給された
電源を同一セル列内のセルに伝達する第１の方向に沿っ
て形成された第２の電源線を有し、セル列内における電
源セルの位置を第１の方向にシフトして上記第１の電源
線を直線的に配線するための位置合せセルとを具備し、
この位置合せセルの個数に応じて上記電源セルのシフト
量を調整することを特徴とする半導体装置。 - 【請求項２】前記位置合せセルは、前記電源セルと前記
セルとの間に設けられることを特徴とする特許請求の範
囲第１項または第２項いずれかに記載の半導体装置。 - 【請求項３】前記位置合せセルは、前記セル間に設けら
れることを特徴とする特許請求の範囲第１項または第２
項いずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076603A JP2633558B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076603A JP2633558B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241952A JPS63241952A (ja) | 1988-10-07 |
| JP2633558B2 true JP2633558B2 (ja) | 1997-07-23 |
Family
ID=13609903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076603A Expired - Lifetime JP2633558B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633558B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS6074455A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | マスタスライス集積回路 |
| JPS6074548A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体集積回路 |
-
1987
- 1987-03-30 JP JP62076603A patent/JP2633558B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63241952A (ja) | 1988-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |