JPS63275141A - 個性化可能な半導体チップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、半導体集積回路装置及びその製造方法、より
詳細に言えば、マスター・スライス、マスター・イメー
ジ、Ａ　Ｓ　Ｉ　Ｃ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅ
ｃｉｆｉｃ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）
、標準的なセル会アレー、準カスタム仕様のチップ、ま
たはパーソナリゼーション可能のチップとして知られて
いる形式の大規模アナログ回路、またはアナログ／デジ
タル回路のデバイス構造及びその製造方法に関する。

Ｂ、従来の技術 大規模アナログ回路の集積技術は、大規模デジタル回路
の集積技術に比べて道かに遅れている。

デジタル回路の機能的な論理標記、又は模式図的な論理
標記（ｌｏｇｉｃ　ｒｅｐｒｅｓｅｎｔａｔｉｏｎ　）
を、実際の物理的な論理ゲート及び相互接続配線として
、半導体チップ又はダイ上に実現させるオートメーショ
ンの技術及び装置は入手可能である。然しながら、アナ
ログ回路の製造は、全般的には、依然として手作業で行
われている。それらの手作業としては、物理的なデバイ
ス、即ち物理的な素子の相対的な位置を決めること、デ
バイス間の配線や、チップ上の入力／出力（Ｉｌｏ）パ
ッドの配線を行うこと、電源バスの配線を行うこと、そ
して電源パスを夫々の回路デバイスに接続することなど
がある。これらの作業は通常、反復的な手作業で進めら
れるので、回路全体の規模が大きくなるにつれて、エラ
ーもまた指数関数的に増大する。

この状態を改良するのに始められた通常の方法は、デジ
タル回路を改良する方法を追従するものであった。即ち
、それは、複合デバイスの論理ゲートが、チップ上に位
置付けられるのと同じ方法で、予め作られているアナロ
グの二次回路をチップ上に置いた後、自動配線プログラ
ムによって配線を行うものである。

このような方法には幾つかの問題がある。アナログ回路
は、デジタル回路のように、原始的な「論理ゲート」型
の少数の回路に集約することが出来ず、回路の機能全体
に充分な柔軟性を持たせるためには、多種類の初歩的な
回路を準備する必要がある。論理レベルまたは、模式図
的レベルでの１個の素子は、バーソナリゼーション化（
個性化）されたデバイス、または複合デバイスが必要で
ある。例えば、所望の抵抗値を得るために、１つの論理
抵抗は、物理的なデバイスの一部か、または複数個の物
理的な抵抗を必要とすることがある。更に、通常のアナ
ログ用マスター・スライス・チップのレイアウトは、現
在用いられている配置（ｐｌａｃｅｍｅｎｔ　）技術及
び配線技術と両立する構成を持っていない。

Ｃ９発明が解決しようとする問題点 本発明の目的は、マスター・スライス、マスター・イメ
ージ、ＡＳ　Ｉ　Ｃ，標準的なセル・アレー、準カスト
ム仕様のチップ、またはパーソナリゼーション可能なチ
ップとして知られている大規模アナログ回路、または大
規模アナログ／デジタル回路の構造体及びその製造方法
を提供することにある。

Ｄ１問題点を解決するための手段 本発明は、アナログ回路の論理的な回路記述を、半導体
チップ上の物理的な現物に変換するための自動化された
方法に係り、論理的な抵抗の回路記述を、編成された単
一の物理的なデバイス又は、そのような複数個の物理的
デバイスに変換する方法と、その方法を使用するための
新規な半導体チップとを含んでいる。

本発明の方法は、（１）アナログ回路の論理的回路記述
を表示するデータを取り出し、（２）その論理的回路記
述を、特定のチップ上のデバイス・レベルで表わされた
物理的回路記述を表示するデー夕に変換し、（３）その
物理的回路記述の中のデバイスを、チップ内の特定の位
置に配置し、（４）物理的回路記述に従ったデバテスを
相互接続する導体を配線するために、データ・プロセッ
サを用いる。次に、これにより特定されたデバイス及び
配線位置に従って、チップが製造される。論理的抵抗値
の記載を変換することは、（１）チップに多数の抵抗デ
バイスを配置すること、（２）各抵抗デバイスの長さ方
向に沿って接続点の数を決めること、（３）各デバイス
中の論理抵抗値の数を決めること、（４）所望の論理抵
抗値に最も近い合成抵抗値を作るために、適当な接続点
同志を相互に接続することとを含んでいる。この技術を
適用するためのチップのレイアウトは、１個または、そ
れ以上の列中に、並列に配置された物理的デバイスであ
る複数個の「ブリックＪ　（ｂｒｉｃｋ）を持っている
。各ブリックは、一つの方向に一列に配列された複数個
の抵抗デバイスと、複数個のトランジスタ・デバイスと
を有している。

本発明は、デジタル型半導体回路の集積用として開発さ
れた自動配置ツール及び自動配線（ＡＰＷ）ツールと同
様なツールでアナログ回路の大規模集積の自動化を可能
にする。しかも、回路の設計は、個々のトランジスタ・
デバイスや、抵抗デバイスのレベルにまで降りることが
出来る柔軟性を持って行うことが出来る。本発明は、実
施上のエラー及び設計時間を大幅に減少する。以下の説
明から分るように、電源用パスを特定し且つ配線するこ
との出来る本発明の方法は、チップの利用度を増加し、
そしてデバイスの相互配線を容易にする。成る種の単一
の論理抵抗を具体化するために、複数の抵抗デバイスを
自動的に組合せて使用することは、具体化（ｉｍｐ　ｌ
ｅｍｅｎｔ）することの出来る回路の種類を拡大するこ
とが出来る。。電流方向に従ってブリック素子を配列す
ることは、相互接続配線を簡単化することが出来る。

Ｅ、実施例 第１図は、幾つかの層の構造を示すために部分的に破断
した半導体チップ１００の平面図である。

周辺部分１１０は、チップ１００上の回路を、システム
全体の他の素子に接続するために、通常の（Ｉｌｏ）パ
ッド及び回路デバイス用の領域１１１を含んでいる。そ
のような回路デバイスはパワー・トランジスタ１１３及
び大きな抵抗値を持つ抵抗１１４を含んでもよい。内部
領域１２０は、１つの列（ｃｏｌｕｍｎ）に、複数の回
路ブリック（ｃｉｒｃｕｉｔ　ｂｒｉｃｋ）　１２２を
含む複数個の回路ブリックの列１２１を持っている。回
路ブリック１２２は、列１２１夫々の中で並列に配置さ
れているので、回路ブリックの長さは、列の長さ方向に
対して垂直に並んでいる。転じて、列は互いに並列に配
置されているから、一つの列の個々の回路ブリックの端
部は、隣接した列の対応する回路ブリックの端部に対向
して配置されている。回路ブリックの順序は、第２図に
関連して説明されるように、隣接する列に対して鏡像関
係に配置されている。

第１図の左側に示されたように、第１金属層１４０が、
シリコン層の上に被着されている。任意の公知の技術に
より製造されたすべての配線体、即ち電気導体１４１は
、回路ブリック１２２の方−７＝ 向と、はぼ同方向に並べられている。これらの第１金属
導体は、ブリック内で又はブリック相互で、所望の接触
点を相互接続することによって、ブリック内のデバイス
の機能をパーソナリゼーション化するために利用される
。それらの接続点は、デバイスが埋め込まれているシリ
コン層を被う絶縁層（図示せず）中の通常のバイアによ
って形成される。他の複数の導体１４１は、回路の仕様
に従って、所定のＩ１０接続点１４２にブリックの接続
点を接続する。第１金属層に設けられた接続点１４２は
、チップの仕様で決められた位置で、相対的に大きな領
域を占めている。

第２金属層１５０は、第１金属層１４０の上に被着され
、電気的に絶縁されている。通常の方法で製造された金
属導体即ち配線体１５１は、２つの金属層の間の絶縁層
（図示せず）内の通常のバイアを介して配線体１４１と
相互に接続される。

配線体１５１は、列１２１の長さ方向と実質的に同方向
に、即ち列中の個々のブリックの長さ方向に対して垂直
方向に配列されている。第２金属導８一 体のうちの成るものは、上述の絶縁層の両方を通るバイ
ア（図示せず）を介してブリック１２２に直接に接続す
ることが出来る。また、Ｉ１０パッド１４２は、金属層
１５０の真下の絶縁層中にバイアを有するので、パッド
もまた、第２金属層を持っている。金属導体１５１は、
必要に応じて■１０接続点１４２に直接に接続すること
は出来るけれども、図示の実施例において、全ての導体
１５１は、Ｉ１０接続点１４２に直接には接続されない
。

電源パス１３１及び１３３を含む電路構造１３０が各列
１２１毎に設けられている。本実施例においては、これ
らのパスは、第２の金属層１５０で実行している。即ち
、部分的に破断した第１図において、第１金属層及びブ
リックに対する電源パスの位置が示されている。電源パ
ス１３１は各列１２１の一方の側に供給電圧を供給し、
その方法は、最左端の列にはその右側に、次の列にはそ
の左側にといった態様で供給する。第１図のような、１
つのチップ上に合計４列の回路ブリックが設けられた場
合、その形は、ギリシャ文字のパイの形を持っている。

短い連結線１３２は、このパスを１個またはそれ以上の
Ｉ１０接続点に接続する。パス１３３は接地電位を列１
２１の他方の側に供給し、その方法は、最左端の列には
その左側に、次の列にはその右側にといった態様で供給
する。パス１３３の全体の形は、シリル文字のシャの形
をしている。短い連結線１３４は接地電位を１個または
それ以下のＩ１０パッドに供給する。

また、１３５のような短い連結線はチップのバイアス電
圧として、最底部の基体層に接地電位を供給する。その
ような連結線は、デバイスを相互に電気的に隔離するた
めに基板を逆バイアスするための標準的な手段である。

然しながら、後述するように、電源パス及びチップのバ
イアス点への接続は、固定されておらず、それらの接続
点は、デバイスの配線とは別個の独立した所定のパター
ンを有しており、ブロッキングを最小にするために、信
号線と同じステップで作られる。

第２図は、第１図の１つの列１２１から取り出した回路
ブリック１２２の中の小さなグループ２００を示してい
る。ドツト２０１は、物理的には存在しておらず、それ
らは、ブリックの中の接続、及びブリックからブリック
への接続の両方の接続を行う接続点が、矩形状のグリッ
ド点にどんな態様で存在しているかを説明するためのも
のである。

グリッド点相互の水平方向の間隔、及び垂直方向の間隔
は、同じものもあれば、異なるものもある。

抵抗デバイスの接続点は、第３図に関連して説明される
ように、グリッド点上に存在するものもあれば、存在し
ないものもある。

各ブリックは、一方の端に直線状の即ちパー状の抵抗デ
バイス２１０を含み、パー状の抵抗デバイスの他方の端
部は、第１図の正電位源パス１３１の分岐線に接続され
る。抵抗デバイス２１０は、抵抗値を選択的に得ること
が出来るように、通常の方法で製造される。抵抗デバイ
ス２１０の隣には、ベース、コレクタ及びエミッタ接続
点、２２１．２２２及び２２３を持つＰＮＰバイポーラ
・トランジスタ・デバイス２２０がある。ＰＮＰトラン
ジスタ・デバイスに続いて、ＮＰＮ）ランジスタ・デバ
イス２３０．２４０及び２５０が配列されている。ＮＰ
Ｎトランジスタのコレクタの接続点は２３１．２４１及
び２５１である。それらのベース接続点は、２３２．２
４２及び２５２であり、それらのエミッタ接続点は、２
３３．２４３及び２５３である。そのラインの最後に、
他のパー状の抵抗デバイス２６０が、トランジスタ・デ
バイス２５０の隣に配列されている。抵抗デバイス２６
０の一方の端部は、第１図の接地パス１３３に隣接した
位置にある。隣の列１２１において、電源パス１３１及
び１３３の極性に関して、トランジスタ・デバイスの極
性をそのままにしておくために、抵抗デバイス２１０及
び２６０の順序は逆にされている。全ての抵抗デバイス
２１０及び２６０は、通常の方法で製造され、各抵抗デ
バイスは、１区間当り約５００オームの抵抗値を有し、
全体として約４キロオームの最大抵抗値を持つように作
られている。勿論、他の異なった値を選択することが出
来る。

第２図のブリックの構成は、電源パス、またはレール１
３０の間の電流方向の順序で、デバイス２１０及び２６
０を配置している。この順序付けによって、少数の回路
は、これらのレールの間を直線で事実上接続するけれど
も、チップの配線の全体的な複雑性を顕著に減少する。

例えば、多くの回路素子は、正電源パスに直接に接続さ
れ、そしてＰＮＰ）ランジスタのエミッタに接続された
抵抗や、負電源パス即ち接地パスに接続され、そしてＮ
ＰＮトランジスタのエミッタに接続された抵抗を持って
いる。しばしば、そのような抵抗とトランジスタの組合
せは、信号路において、２３０及び２４０のようなＮＰ
Ｎトランジスタに結合された電流源または電流ミラーと
して役立つ。勿論、どのトランジスタでもダイオードと
しての機能を持つように配線することが出来ることは言
うまでもない。

破線で囲まれた小さな方形部１３６及び１３７は、第１
図のパス構造１３０への接続部を表わしている。第２図
に示された特定の列に対して、方形部１３６は正電位供
給パス１３１の１つの分岐点を画定し、方形部１３７は
接地電位源パス１３３の分岐点を画定している。例えば
、丁度、接続点２２１乃至２２３が、トランジスタ２２
０の接続端子であると同じように、接続位置１３６は、
パス１３１の電位を形成するための１つの「デバイス」
を画定し、そのデバイスの「接続点」に後で、すべての
必要な配線が行われる。加えて、各方形部１３６は、正
電位供給パス１３１に接続を必要とする任意のデバイス
に接続することの出来る接続位置を画定している。全て
の方形接続部は、同じネットにあるから（第８図及び第
９図で説明する）、パスに接続されるべきデバイスの接
続点に最も近い接続部１３６を選択するように、自由に
配線プログラムを作ることが出来る。接地用パス１３８
の方形接続部１３７も上述したことと同様である。

第３図は、第１図の回路ブリック１２２に示された第２
図の抵抗デバイス２１０（または２６０）のグループ３
００を示している。抵抗２１０Ａはその長さに沿って離
隔された位置を占める５個の接続点３１０，３２０．３
８０．３４０及び３５０を示す未接続のパー抵抗を示す
。これらの位置は相次ぐ接続点の対の間にセグメント３
１１．３２１．３３１及び３４１を与える。従って、そ
れらのセグメントは、任意の１つのセグメントの有効抵
抗値、または、直列のセグメントの任意のグループの有
効抵抗値な与えるために、任意の２つの接続点において
他の回路デバイスに接続される。

また、全体の抵抗デバイスから他の有効抵抗値を得るた
め、セグメントを並列に接続するために、同じデバイス
の接続点を他の接続点と接続することが出来る。

抵抗２１０Ｂは、１個のデバイスから最大の抵抗値を得
るための構成を示す。導電路３１２及び３１３は、夫々
接続点３５０及び３１０に接続され、約４０００オーム
（４キロオーム）の抵抗値を他のデバイス（図示せず）
に与える。抵抗２１０Ｃは最小の抵抗値を得るための構
成を示す。導体３１３は、１つおきの接続点３１０．３
３０及び３５０に接続される。導体３４３は、残りの接
続点３２０及び３４０に接続されており、全てのセグメ
ント３１１．３２１．３３１及び３４１を並列に接続す
ること・により、約２００オームの抵抗値を得ることが
出来る。１個のデバイスから得られる最大の抵抗値より
も大きい抵抗値を得るために、複数個の抵抗デバイスを
一緒に接続することが可能である。例えば、第３図を参
照して、上述のように接続した抵抗デバイス２１０Ｂと
２１０Ｃとを直列に接続すると、導体３１２及び３４３
の間に約４．２キロオームの合計抵抗値が得られる。１
個のデバイスの最小値よりも小さい抵抗値を必要とする
場合や、１個のデバイスで得られる値の中間の抵抗値を
必要とする場合や、更に、より大きな消費電力量の必要
な場合などには、複数のデバイスの他の接続の組合せで
容易に達成出来ることは理解出来るであろう。

第４図は、第１図に示された回路ブリック１２２に示さ
れた第２図の抵抗デバイス２１０（または２６０）のグ
ループ４００を示す。これらの抵抗２１０Ｄ、２１０Ｅ
及び２１０Ｆは、所望の抵抗値に応じて、変更しうる位
置に設けられた接続点を有している。抵抗２１０Ｄは、
各端部に接続点４１２．４２１を有する単１のセグメン
トを持つ。従って、導体路４１３及び４２２の間の抵抗
値は、１個の抵抗デバイス当り４キロオームの最大値を
有している。抵抗２１０Ｅは、約４５０オームの最小抵
抗値を形成している。接続点４１２及び４２３は、回路
技術の基本ルールに従って出来るだけ近接させて位置付
けられる。セグメント４２４は使わない。再言すると、
他の異なった抵抗値を得るために、例えば導電路４２２
及び４１５を結合することなどによって、複数のデバイ
スをまとめて接続することが出来る。

抵抗２１０Ｆは、抵抗の長さ方向に沿って任意所望の点
に位置付けられた接続点４１７．４２６及び４３１によ
って限定された２つのセグメント４１６及び４２５を示
している。これらのセグメントは、抵抗２１０Ｅにより
得られる抵抗値よりも小さい抵抗値を得るために、導体
路４１６及び４２７により並列に接続されている。所望
の抵抗値は、セグメント４１６．４２５などのセグメン
トの数により増加する。その数の結果は４２６に対する
接続点４１７の間隔と、４３１に対する接続点４２６の
間隔などの、間隔を決めるのに使われる。４３２などの
残りのセグメントは使用しない。また、並列接続は、抵
抗２１０Ｆの電流容量及び漕費電力量を増加させるため
にも使われる。

第５図は、チップに設けられるべき回路全体の論理的回
路記述（ｌｏｇｉｃａｌ　ｄｅｓｃｒｉｐｔｉｏｎ　）
によって特定される抵抗値を具体化するために、第３図
に示した２１ＯＡ、２１０Ｂ及び２１０Ｃのような固定
接続点で構成された抵抗デバイスを組合せて配線する方
法を示すフロー・チャートである。

「論理」抵抗とは、回路全体の中で１つの機能単位とし
ての抵抗器の、成る抵抗値の仕様（５ｐｅｃｉｆｉｃａ
ｔｉｏｎ　）であって、この論理抵抗は、所定の公差の
範囲内で、所望の論理抵抗の値に近似するように配線さ
れた１個またはそれ以上の物理的な抵抗デバイスとして
具体化されねばならない。

このフロー・チャート５００はブロック５０１から開始
する。ブロック５０２において、この流れ図の最初の仕
事は、各物理的な抵抗デバイスのすべてのセグメントの
数及びサイズ（即ち抵抗値）をパラメータとして特定す
ることである。（通常は、全てのデバイスのセグメント
の数及びサイズは同じである。）これらの値を選択する
ために配慮すべき点については、第６図を参照して後述
する。

次に、ブロック５０３は、チップ上の抵抗デバイスーー
及びそれらのセグメントーーの順列及び組合せによって
得られる全ての抵抗値を含むリストを作る。このリスト
は、抵抗デバイスの数及び位置と、それらのチップ上の
接続点の位置との回路記述から、通常の手段で作ること
が出来る。

ブロック５１１において、流れ図のステップは、論理回
路の回路記述中の各論理抵抗値、即ち各模式図的抵抗値
を１つの循環行程で、１づつ選ぶループにはいる。ブロ
ック５２１は、選択された論理抵抗値が１個の物理的な
抵抗デバイスの範囲内で具体化出来るか否かを決定する
。若し出来なければ、ブロック５２２は、所望論理抵抗
値が大きい場合、何個のフル・デバイス（独立した１個
の物理的抵抗デバイス）が直列に接続されねばならない
かを決めるために、論理抵抗値と１個のデバイスの抵抗
値とを比較する。次に、ブロック５２３は、ブロック５
０８で作られた値だけを使って、所定の抵抗値以下の出
来るだけ近い物理的抵抗値を導き出すために、必要数の
フル・デバイスが連結される。

ブロック５１２には、若し所定の合計抵抗値が１個の物
理的抵抗により具体化出来るならば、ブロック５２１か
ら直接に入り、あるいは、１個の物理的抵抗によって具
体化出来ない場合には、ブロック５２８から入る。ブロ
ック５２３は、複数のフル・デバイスが１個のデバイス
の範囲内に残部の抵抗値を受入れた後、所定の抵抗値の
残部の抵抗値を具体化するためのステップである。ブロ
ック５１２において、１個の物理的抵抗デバイスのセグ
メントの相互接続が、その特定の論理抵抗値と最も近似
している（ブロック５１１）か、または、論理抵抗値の
残部の抵抗値と最も近似している（ブロック５２３）か
を、ブロック５０３で作られたリストから決定する。若
し論理値が、１つの物理的抵抗の最大抵抗値の一定の公
差範囲内にあれば、１個のフル・抵抗デバイスが配線さ
れるか、または、他のフル・抵抗デバイスが、ブロック
５２２から５２３によって特定された複数個のデバイス
に対して直列に置かれる。

ブロック５１４は、１個の論理抵抗を具体化し、そして
、回路全体中の他の素子への接続点として、全構成の接
続点の位置を出力するためのブロック５１３によって特
定された物理的抵抗を接続するための「ネット・リスト
」即ち回路網のリスト（配線パターン）を作成する。従
って、若し論理回路記述中に処理されるべき論理抵抗が
残っていれば、ブロック５１５は、ブロック５１１に戻
り、そうでなければ、ブロック５０４のステップで終了
する。

第６図は、抵抗デバイスの全体の抵抗値の公差から外れ
るエラーを小さくするために、固定接続点を持つ抵抗デ
バイスのセグメントの大きさをどのようにして決めるか
を示している。第６Ａ図は、具体化しうる物理的な抵抗
値と、論理抵抗、即ち所望の抵抗のための所望の論理抵
抗値（水平軸）との間の誤差の百分率（縦軸）をプロッ
トしたものである。第６Ａ図は、夫々が１キロオームの
セグメントを４個持ったデバイスについてのものだから
、このグラフは２５０オームから開始して４キロオーム
までを示している。これは、２個以上のセグメントを直
列または、並列に接続して組合せると、同じ有効抵抗値
を作ることが出来るので、独特の最小抵抗値と、大きな
初期公差エラーを与える。小さな独立した抵抗のセグメ
ントを多く使っても（１個のデバイスの最大値を一定に
するために）、状態を著しく改善することは出来ない。

第６Ｂ図は、夫々のセグメントが６６０オームを有する
６個のセグメントを持つ抵抗デバイスの誤差をプロット
したグラフである。。このようなデバイスは公差エラー
を顕著に減少しないばかりでなく、より多いセグメント
の数は、得られるべき最大の抵抗値を減少し、そして配
線をより複雑にする。第６Ｃ図は、接続点の数が第６Ｂ
図のものより台少なく、夫々のセグメントの公称抵抗値
が５７６オーム、７５８オーム、１１３１オーム及び１
５１６オームで合計約４キロオームの４個のセグメント
を持つ抵抗デバイスに対するエラーをプロットしたグラ
フである。第６Ｃ図のエラーのピークは、第６Ａ図及び
第６Ｂ図のエラーのピークに比べて遥かに減少しており
、平均エラーもまた、非常に減っている。上述の抵抗値
は、セグメントの抵抗値を組合せて得たすべての和が、
相互に異なり、且つセグメントそれ自身の値とも異なる
値を作るように、選ばれた。これは、困難なことではな
く、本発明の実施例では殆ど手作業によって行われた。

第７図は、チップ内に具体化されるべき回路全体の論理
的回路記述によって特定されるような、抵抗値を作るた
めに、第４図に示した２１０Ｄ。

２１０Ｅ及び２１０Ｆのような可変接続点の抵抗デバイ
スの配線方法を示す。フローチャート７００は、ブロッ
ク７０１から開始する。ブロック７０２は、回路を具体
化するのに使われる特定の半導体技術における１個の物
理的抵抗デバイスの最大及び最小抵抗値に関するデータ
を取り出す。ブロック７０３は、与えられた所望の論理
抵抗値を、接続点間の長さの関数として誘導する。この
関係は、接続点の影響のために、まったくリニヤな関係
にはならない。然しながら、それは、与えられた技術に
対して容易に誘導することが出来、且つ測定することが
出来る。ブロック７１１は、丁度、ブロック５１１が第
５図受遂行したように、回路記述から、具体化するため
の１つの論理抵抗を取り出す。

ブロック７２１乃至７２３は、概念的に言って、第５図
のブロック５２１乃至５２３と同じ機能を遂行する。若
し、所望の抵抗値を、１個の物理的抵抗デバイスに適合
させるには、あまりにも大き過ぎるとすれば、複数個の
デバイスを接続する。

ブロック７１２は、既に作られたセグメントのリストを
サーチする。若しセグメントが既に存在していれば、ブ
ロック７１２において、そのセグメントを使う。ブロッ
ク７１２は、新しいセグメントを作るステップである。

従って、ブロック７１３乃至７１５は、具体化され配線
されるべき論理抵抗が、無くなるまで、ブロック５１３
乃至５１５と同じ機能を遂行する。

第８図は、本発明に従った半導体チップ内に、回路を配
置するための全般的な方法を説明するフローチャートで
ある。ブロック８０１は、先ず、回路全体の「論理的回
路記述」を取り出す。この回路記述は、全体として、回
路のトポロジー（ｔｏｐｏ　ｌｏｇｙ）の仕様及び回路
素子の仕様を具体化するものであり、それは、データ・
プロセッサによって読取りつる任意の月並なフォーマッ
トで表示された模式的な回路図、または類似の一連のデ
ータであってよい。そのようなデータ・フォーマットの
一例は、公知のＡＳＴＡＰプログラム（Ａｄｖａｎｃｅ
ｄ　Ａｎａｌｙｓｉｓ　Ｐｒｏｇｒａｍ）によって作る
ことが出来る。

ブロック８０２は、論理的回路記述から「物理的回路記
述」に変換し、「物理的回路記述」は、選択された半導
体技術での原始的デバイスを表わす正味のリストのデー
タと、素子相互を接続する相互接続のトポロジーとを含
んでいる。物理的回路記述を特定するために、公知の汎
用ＢＤＬＳ（Ｂａｓｉｃ　Ｄｅｓｉｇｎ　Ｌａｎｇａｕ
ｇｅ　ｆｏｒ　５ｔｒｕｃｔｕｒｅ）データ拳フォーマ
ットを使うことが出来る。物理的回路記述の標記は、必
要に応じてこの時点で、手作業の検査または修正を施す
ために出力することが出来る。

また、物理的回路記述は、デバイスと第１図に示した電
源用パス構造１３０との間の接続の仕様を含んでいる。

通常のＡ　Ｐ　Ｗ　（／ｉｕｔｏｍａｔ　ｉｃＰｌａｃ
ｅｍｅｎｔ　ａｎｄ　ｗｉｒｉｎｇ）プログラム（複数
）は配線（ｗｉｒｅ）とかパスのようなパー状の構造の
概念を含んでいないから、パスからデバイスへの接続が
、配線プログラムで呼び出されたときは何時でも、離隔
されたデバイスへ配線しつるように、各パスは、相対的
に多数の点として表示されるのが好ましい。そのような
各点は、トランジスタの接続点や、抵抗の接続点などと
同じように「デバイス」として特定される。チップのバ
イアス電圧接続は、パス１３３へ特に指定された接続線
として第１図の１３５の如き位置において、多数の「デ
バイス」点として、同じように表示される。ＡＰＷプロ
グラムに関する限り、これは、パス及びバイアス点を、
他の全ての配線と同様に取り扱うことを許容するので、
例えば、ＡＰＷプログラムが、そのパスの「デバイス」
表示点のなかで相互接続導体を配線すると、パスが設定
される。通常の技術においては、パス及び電源接続線は
、パーソナリゼーション化された信号線にはアクセス出
来ない固定領域として特定されており、これは、ＡＰＷ
プログラムが信号線の配線長さを最短化出来る効率を制
限することになる。

次に、ブロック８０３は、第１図のチップ１００上の特
定の位置に物理的回路記述中の個々のデバイスを「配置
」する。この技術用語「配置」は、ブリック１２２の中
の特定のトランジスタや、ダイオード的に接続されたト
ランジスタ、または抵抗デバイスを持つ物理的回路記述
の各素子の結合を意味する。チップ上のこれらのデバイ
スの位置は、「チップ用回路記述」のデータ、即ち「チ
ップ・イメージ」のデータとして、ブロック８０３で特
定される。デジタル集積回路用の公知の配置プログラム
は、個々のデバイスがブリック構造を持っているから、
本発明のアナログ用チップに合同様に適用することが出
来る。標識配置プログラムは、サイエンス誌（５ｃｉｅ
ｎｃｅ）の２２０巻、４５９８号（１９８３年の１３号
）の６７１乃至６８０頁のカークパトリク（Ｋｉｒｋｐ
ａｔｒｉｃ）等の「シミュレートされた焼鈍しによる最
適化Ｊ　（Ｏｐｔｉｍｉｚａｔｉｏｎｂｙ　Ｓｉｍｕｌ
ａｔｅｄ　Ａｎｎｅａｌｉｎｇ）と題する刊行物、及び
米国特許第４４９５５５９号に記載されている。

ブロック８０３の後で、検査などのための手作業による
介入をすることも出来る。

ブロック８０４は、物理的回路記述中の正味リストに従
ってチップ上のデバイスに「配線」を施す。「配線」と
言うこの術語は、作られるべき「即ち配置されるべき」
デバイスの実際の位置が与えられた後、正味リスト中で
特定された各相互接続のための実際の通路の発生を意味
する。これらの通路の全体の長さを減らすために、種々
の手法を用いた自動配線プログラムが知られている。

適当なプログラムとしては、１９８４年９月のＩＢＭの
リサーチ・アンド・デベロブメント誌（ＩＢＭＪｏｕｒ
ｎａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎｄ　Ｄｅｖｅｌ
ｏｐｍｅｎｔ）の２８巻、５号の６０３乃至６１２頁の
ｒＫＷＩＲＥ　：ユーザが再編成することの出来るＶＬ
ＳＩ用の配線ツール技術Ｊ　（ＫＷＩＲＥ：Ａ　Ｍｕｌ
ｔｉｐｌｅ−Ｔｅｃｈｎｏｌｏｇｙ、　Ｕｓｅｒ−Ｒｅ
ｃｏｎｆｉｇｕｒａｂｌｅ　ＷｉｒｉｎｇＴｏｏｌ　ｆ
ｏｒ　ＶＬＳＩ）と題する文献に記載されているものが
ある。

ブロック８０５は、配置データ及び配線データを使って
、チップの「マスク記述」を作り、チップの種々の半導
体層及び金属層を作るための実際のマスク（及び他の手
段）の形を特定する。１実施例におけるこの記述の様式
は、公知のｒＧＬＩＪ（Ｇｒａｐｈｉｃ　Ｌａｎｇａｕ
ｇｅ　０ｎｅ）のデーター７オーマツトである。

ブロック８０６は、最終的な形状データを元の論理記述
に対してチェックする。これは、エラーが無いことを保
証するとともに、適用した技術の基本ルールに違反して
いないことを保証する。例えば、ブロック８０６におい
て、使用されている半導体技術において許容されている
最小間隔よりも狭い距離で配線された導体は、皆無であ
るということの保証をチェックすることが出来る。

最後に、ブロック８１１は、実際のマスクを製造するた
めにマスク記述を使い、そして作成されたマスクからチ
ップが作られる。（ある技術は、全ての製造行程でマス
クを使うことはないが、それにも拘わらず、チップ上の
ある構造を作るために、ＧＬ１データ様式によって制御
される電子ビームを使う。） 上述の方法は、Ｉ１０接続点の配線を、あたかも他のす
べての配線と同様に取り扱うので、ブロック８０４は、
例えば、配線をＩ１０ドライバー回路セルだけに制限さ
れることなく、第１図の接続点に直接に配線しうろこと
は注意を払う必要がある。第１図の接続点１８５のよう
なチップ・バイアス用接続点は、単に接続点を特定する
ことにより、他の全ての回路接続とまったく同じように
、それらをブロック８０４で配線することが出来る。

配線プログラムは、固定され且つ事前に準備された接続
点について配線する必要がないから、上述のことは、大
きな柔軟性を与えることになる。然シしながら、電源パ
ス構造１３０は、ブロック８０３において、特別の固定
接続位置を特定することにより、事前に限定される。こ
れは、デジタル式論理回路の配線プログラムにおいて共
通に行われているように、ＡＰＷプログラムに対して、
不使用の領域または隔離された領域として、単に電源パ
スを特定することが望ましいからである。他の全ての配
線と全く同じ方法で゛、電源接続が直接性われることを
必要とする回路の場合、本発明の方法は、回路のデバイ
スに電源パスを接続するために、ブロック８０３及び８
０４において、ＡＰＷプログラムの使用を許容する。

第９図は、論理的回路記述を第８図のブロック８０２の
物理的回路記述に変換する細部を示している。この変換
は、細部のレベルを増加させるために、幾つかの段階で
生じるのが好ましい。ブロック９０１において、例えば
、論理レベルにおける複合デバイス電流源素子を、特定
の種類のトランジスタ及び抵抗を含む特定の構成の回路
に、先ず拡張することが出来る。次に、ブロック９０２
は、中間の回路記述で特定されたある抵抗値を作るため
に、特定の物理的抵抗デバイスを相互接続することによ
って、この中間レベルの回路記述で特定された抵抗値に
拡張する。この処理方法の詳細は、既に説明した通りで
ある。ブロック９０３は、使用されている特定のＡＰＷ
プログラムの要件を満足させるためのデータ変換ステッ
プである。

ブロック９０４は、ブロック９０３によって作られた物
理的回路記述のデータに、事前に画定された電源パス構
造を表わすデータを付加する。このデータは、第１図及
び第８図に関連して説明したようなパスの接続点の位置
や、チップのバイアス点の位置などを含んでいる。

Ｆ０発明の効果 上述したように、本発明は、アナログ回路の論理的回路
記述を半導体チップ内の物理的回路記述に変換する方法
を提供する。この方法は、デジタル回路に使われている
現行の自動配置技術及び自動配線技術に適用することが
出来る。

【図面の簡単な説明】

第１図は本発明に従った半導体チップを一部切截した断
面図、第２図は第１図の回路ブリックの細部を示す図、
第３図は第２図のブリックに使われる抵抗デバイスの１
つの形式を説明する図、第４図は第２図のブリックに使
われる抵抗デバイスの他の形式を説明する図、第５図は
第３図の抵抗デバイスを形成する本発明の詳細な説明す
る流れ図、第６Ａ図、第６Ｂ図及び第６Ｃ図は第３図の
抵抗デバイスの幾つかの構成に対する抵抗値の公差を逸
脱するエラーを説明するグラフ、第７図は第４図の抵抗
デバイスを形成する方法を説明する流れ図、第８図は本
発明に従ったチップに回路を配置する方法を説明する流
れ図、第９図は論理回路記述を第８図の物理的回路記述
に変換するための細部を示す流れ図である。 １００・・・・半導体チップ、１２１・・・・回路ブリ
ックの列、１２２・・・・回路ブリック、１３１・・・
・正電位源パス、１３３・・・・接地電位源パス、１４
１．１５１・・・・回路導体、２１０．２６０・・・・
抵抗デバイス、２２０・・・・ＰＮＰバイポーラ・トラ
ンジスタ・デバイス、２３０．２４０．２５０・・・・
ＮＰＮバイポーラ・トランジスタ・デバイス。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代　理　人　　弁理士　　山　　本　　仁　　朗（外１
名）

Claims (2)

【特許請求の範囲】
1. （１）個性化可能な半導体チップであつて、該チップは
   回路ブリツクの列をもち、該列は上記チップの第１の方
   向に沿つて配列され、上記各々のブリツクは、上記第１
   の寸法にほぼ垂直な第２の方向に沿つて単一の行として
   配列された複数の未接続トランジスタ・デバイスと抵抗
   デバイスをもち、上記行は上記チップの上記第１の方向
   に沿つて並んで配列されている個性化可能な半導体チッ
   プ。
2. （２）特定の論理抵抗値の組を達成するように半導体チ
   ップ上で物理的抵抗デバイスの組を結線するための方法
   において、 （ａ）上記チップ上に、複数の抵抗デバイスを配置し、
   該おのおのの抵抗デバイスは、それぞれが異なる抵抗値
   をもつ複数のセグメントに分割されるようにその長さ方
   向に沿つて複数の接点をもち、 （ｂ）上記抵抗デバイスの最大及び最小抵抗値を決定し
   、 （ｃ）上記最大及び最小抵抗値の間にある複数の論理抵
   抗値を識別し、 （ｄ）上記論理抵抗値のどれかの組合せによつて所望の
   論理抵抗値に最も近い全体の抵抗値を達成するように、
   上記物理的抵抗デバイスのある接点を互いに接続する段
   階を有する、 物理的抵抗デバイスの結線方法。