JPS5925260A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発明の技術分野 本発明は半導体装１〃に関する。

（２）技術の背景 回路の小形化、高密度−実装化のＶｕ　Ｍｆ’Ｊは近年
益／ｒ強まっている。特にＩＣ（集積回路）の分野にお
いてその要請は顕著である。このため名ＩＲ回路素子の
微細化技術が種々提案され、トランジスタ、ダイオード
等の回路素子についてシ」、かなりの微細化が進んでい
る。ところが各η■回路累素子中でも特に抵抗について
は、トランジスタ、タイオー）。

等のＲＡ４＋１１化手法をそのまま流用するｔｊＯ■、
Ｊ、行かない。々ぜなら、抵抗の場合は、それぞれ定め
られた設計抵抗値を確保することが前１〃と々す、しか
もその値は抵抗の物理的形状（長さおよび幅）によって
定まるため、その物理的形状−ヒのｊｌｊｌ約を破って
までも、そのような微却ｊ化を進めることｌｌ−１，Ｈ
ｌされないからである。本発明シ１コ、そのような物理
曲形状上の制約を破ることなく、少数個の抵抗を形成し
た半導体装１ｉ％−について言及するものである。

（３１４ｉ（：来技術と問題点 先ず初めに本発明が置屋する半導体装置における前提に
ついて４１’（１：ｒ：ｊ！　Ｌｚておく。この前１是
とは、本発明の対象とする半導体装置におりる複数の抵
抗が、一定ピ゛ノチＰをもって連続的に配列される複数
の回路ブロック対ｊ、Ｖｌ；でそれぞ］１形成され且つ
各々１（名目−の１［（１九１偵をイ■する１＼Ｉ久（
の（１い〕）−であつ−〔、しか・も各１）へ１１℃抗
の陵さしが前記ｉシ゛ノブ−１）よりも太（［、〉■）
）でｆ）ろような複数の抵抗であることである。このよ
うな用数の回路ブロックを含んでなる回１゛８のうち、
最も典型的なものυ、１メモリ回路である。

第１図は本ツｒ、明がつｊ、（川される回路の１例であ
るメモリ回路を示すブロック図である。本図においてＣ
Ａ（Ｌまセルアレ・ｆであり、マトリクス状に配列され
たｌ　ｘｍ　　個のメモリセル１■Ｃからなる。このセ
ルアレイＣＡには周辺回路、例えばＸドライバ回路潜Ｘ
ｉ、）　Ｌ　、　ＸＩ）　２　、・・・ＸＩ）Ｉｌｌ　
　お、しびＹドライバ回路群ＹＤ　１　、　ＹＤ　２．
・、・−ＹＤｔがイス」帯し、ツカ望の１つのメモリセ
ルＭｅをアクセスする。これらＸ）”う・１ノ考回路群
あるいはＹドライバ回路群が既述した、一定ピツチＰを
もって連続的に配列される複数の回路ブロックに相当す
る。そこで、これら回路ブロック対応で形成される抵抗
群の配列方法についで考察する。

第２図は従来の抵抗の配列方法の一般的な例を示すｓｙ
面図である。本図において、一点鎖線で仕切られた各領
域が、既述の各回路ブｔ」ツクに許容された夕」応する
抵抗Ｒの占有領域を示す。すなわち、ピッチＰの６領ｌ
或は第１図のＸドラ・ｆ／ぐ回路２）′ｐ　（Ｘ　Ｄ　
）の各々又はＹドライ・々回路群（Ｙ’　Ｄ　）の各々
に相当する（ただしく２）では４つの飢Ｉ賊のみを」（
ゾり出して示す）。各抵抗１１の長さ口り、幅Ｑ」Ｗて
・らり、その１Ｎ１ｊ端にはコンタクｔ・窓ＣＷが形成
され所要の配線（図示せず）と接続する。な訃、各抵抗
Ｒは拡散抵抗であっても、Ａｔ配紳］〕（抗であっても
あるいはポリシリコン抵抗であっても構わない。なお、
既述した前提のとおり、し〉■）であり、又、Ｗ＜１〕
である。Ｌ＜Ｐの場合ｔよ、各抵抗１も全横１列に並べ
ることができ、高２１↑）度ソロ装が可能であるから、
本発明を過用するには及ばない。

ところで第２図をし））、察すると、各抵抗ｉｔに−り
えられた領域内において、その左右にか３ｐの余白部が
児ら）する。これらは回路基板上において伺の役割も来
場ないダミースパースＩ）　Ｓである。このように広範
囲なダミースパ−スＩ）　Ｓをｄ′「容していたのでは
、高ＩＮＦ・）１リー実装の回路日、とても望めないと
いう問題がある。そこで、そのようなダミースペースＤ
Ｓをもう少し１」１１めることのできる抵抗の配列方法
が考え川された１、 第３Ａ図な、じ１’２図に示したダミースパースＩ）　
Ｓを有効に活用できるイノ〔来の抵抗の配列方法の１例
を示す平面図であり、１１３１３図り、Ｌ第３Ａ図にお
ける点線の円３Ｂ内を取り出して示す５ｔ７．面図であ
る。

なお、；ｐ　３　Ａおよび３１３図においで、第２図と
同一の構成要素にｉＩ′ｉ同一の参照記号を伺して示す
。

ｐｔ：　３　Ａおよび３１３図に示す抵抗Ｉｔはいわゆ
るジグザグ）し状をなＬ７ており、９Ｐ　２図のダミー
スパースＤ（コはかガり挟まり、その図中」二下方向の
Ｊ〈さく第３Ｂ図のｔ３に肝Ｉ当）は、ε１Ｊ、２図に
おりる上下方向の閂さくＬ）に比してかなシ短ｔｉ）′
・ｉΔれる１、なお、Ｌ　＝　１１−１−１２−１−１
３−１−１４−１７−５であＺ）。

この結果、高ゞ密度実装の回路が丈現さＪ＋Ｉ）。

ところが、このようなジグザグ形状の１１℃、抗＆（Ｉ
：ｌ、問題がある。この問題とは、各抵抗Ｒの′Ｊ、二
際の、［１（抗値が設計抵抗値からずれることである。

このずれの原因は抵抗Ｒ中に形成される４つの曲り）１
（（にあり、このような曲り部においては′１１Ｌがが
乱れるため抵抗の値もずれてくる。この小男（」２周知
のことである。

（４）発明の目的 不発明ｔ」」二ｉ１−；の問題点に１！み、１１（杭打
ｉ　Ｉｆ、’！：をＡ＋！、ｉ、化させることなくダミ
ースペースをできる限り少２＋・くし１．高密度実装に
有効な抵抗配列をイエ−３−る半４体装憤′を提案する
ことを目的とするものである。

（５）発明の構成 上記目的に従い本発明は、第１の方向に？１１ってピッ
チＰで繰シ返し設けられたｎ個（、Ｉｆ　；；、　２　
）の回路ブロック領域と、各々該第１の方向に沿って伸
ひるｉす紘の抵抗を有し、該籾数の１１（、抗は（１１
−１）　Ｐ　（ｌｉ　（ｎ　Ｐをイｉｈ’６たず長さＬ
をイ１すると共に、１１亥２１１．１の方向とＤ′１’
、”１するｉｒ：　２の方向に互いに平行にｎ段設けら
れ−Ｃｉることを１ｉ、ｌｉ徴とするものである。

（６）発明の実施例 ；１−Ｓ　４図４．」本発明に基づ＜　Ｊ、ｌＫ抗配列
を有する半導体装Ｊ（’ｆの第１実施１９！ｌを示す５
じ１ｆｉｉ図である。本図において、一点鎖線で仕切ら
れた領域は前述した第２図ｊ・・よびｇ＋人３　Ａ　Ｉ
！；、１の場合と同じであり、各回路ブロックに対応す
る。そしで、これら領域の全てが、回路、１．（板上に
おいで全ての回路プＬｌツクが占イ１ずべきくＫｌ城ど
なる。な卦、名領域の１！ノチは既述のとおり１）であ
る。４ての抵抗ｒｔｌよ、全回路′ブロックが占イ〕す
べき領域内に納まる。Ｌうに配列されるが、本図で（ｆ
」、その一部の配列の様子を取り出し−し示す１、 ｊ’ｌ’Ｌ　４図（り抵抗配列の（・ｐ子を４！！′を
括的にハ１えば、複数個の連れ′、する回路ブロックに
１だがるように配置された抵抗Ｒを複舷個１列に゛配列
し、この、しりに【列に配列された′ａ数の抵抗を１段
とすｌ）と、同様に配列された複数の抵抗１℃を複数段
Ｊｌｉ互に近接して且つ平行に配列するようにし／こも
のであり、これが本発明のシ、を本をなす。そこで先ず
、！’Ｉ’ｌ　ｎｌ−：　ｌ？七の段ａ（ｎ）を定める
（ｎは２以上のｉｌ、Ｅの５棺２・シである）。すなわ
ち、所望の抵抗値（設置ｔｌ　１１（抗（ｌｌ′ｌ）が
得られるような５亥抵抗ＩＩがＪ史さＬお、Ｌび川“、
ＩＷをもつとき、ｎＰ＞Ｌ＞（ｎ−１）Ｐを４・′〜足
する１つな■１を定める。次に、このように定められた
」もさり、幅Ｗの抵抗Ｒを、連続するｎ個（図では３個
）の回路ブロックの群毎に対応して且つこれらを４Ｊ′
ｌ゛１切るように、しかも相互に重なり合うことなく、
該回路ブロックが連続的に配列される第１の方向（図中
の矢印■参照）に沿って、１列に配列するーさらに、第
１の方向ｌに沿って１列に配列された複数の抵抗を１段
とすると、同様に配列さハた複数の抵抗Ｒの段を、該第
１の方向Ｉに偵ダする第２の方向（図中の矢印■参照）
にｎ段（図では（１）。

■および■の３段を示す）、相互に近ｊがして且つ平′
？ｊに自己り１トｊ　、Ｉ、。

このように配列され／こｔｌ−Ｌ抗Ｉｔを、吊２１１の
場合のｖｌｌ＜配列さ７ｔ、　＞□Ｚ田、抗Ｒと比べる
と、：！：１２図に示しだ無１（ｌｋンｔダミースーぞ
−スＩ）　Ｓをが７５１）　（１・・（している仁とが
分る３、このことは高密低実装の回路が実１貝されるこ
と全意味する。さらに、各抵抗１もの形状ｔ↓、２ｒ已
３　Ａ　ｒ、・よび３Ｂに示すようなジグザグ形状でｔ
よなく、Ｊ′１」もＪｌｉ　＋１曲な棒状であるから、
実際の抵抗１直と設￥ＩＩ値とのずれシ」、少なく１１
６鞘庶な１（（抗が確保さｉする。

かくし°Ｃ配列された）Ｌ＜、抗１ζ６−Ｊ、その画１
ｊ＾ｉのコンタクト部にＩＷを通しＣ所要の配線と接Ｋ
ｈ５される。なお、この配線の仕方に１自由に定めて良
く、本発明のｌＪ＋８旨からも外れる。た／（ニジ、こ
の配線が他の抵抗ならひに他の配線ど接触してｅ」、な
らないことばｊｌうまでもなく、もし各１１（抗Ｉもが
拡ｆｉ＆　ＪＪｔ抗で形成されるなら１，１：、回路〕
、（板上に形成さ７１．／ζ絶縁ｊ模の上にｌ”’ｌ−
：　Ｘ’；ｌｉを施ず。第４図てｅよ、各配置ｔ、Ｉｊ
！全点線の矢印で示しており、例えば配線ｉを−）”Ｉ
ｔＭに有する抵抗１もの他；ｒ：Ａ’ｒ　＆Ｊ配がｌｉ
ｉ　Ｉ　ＬとしてＡｌ１糾される。この配線ｉ督よびｉ
′にｊ二所定のルート（図示せず）で１９ノ輸；すべき
箇所に導かれる。このことに１２、他の配〆＃）！（ｉ
＋１）、（ｉ＋１）’、（ｉ＋２）、　　’＋２）’・
・についても同様である。

第５図（ｔｉｊＴｔ４図に示しだ第１実施例の配列を１
（段に拡大した場合の抵抗配列を示す平面図である。

配列の規則性ｄ２第４図の場合と全く同じである。

ただし、配線が第４図の場合よυ込み人ってくる。

第４図および第５図に示す配列でシよ、各段の抵抗が相
互にずれて配置′ｉりされている。すなわら任λ１のｋ
（ｋｉ、Ｊ：２≦１（≦ｎなる整数）段に第１の方向Ｉ
に１列に配列格れる複数の抵抗Ｉｌの各々と、該抵抗ｉ
ｔの各々に１ｌｌｆ接して（ｋ　−１）段に１列に配列
される各抵抗とが、該第１の方向■に相互にｒＰ（ｒｉ
Ｊ、１又は２以上の整数であるが、１ｓ４１でｅ」、ｒ
−１の場合を示す）ずつずれるように配列される。

ただし、このようにずれるように配列されることに限定
されるものではない。

第６図は本発明に基づく抵抗配列を有する半導体装１６
１の第２実施例を示す平面図であり、：）段配列の：ｌ
；ｌ、ｉ合を１３１］にとつ−Ｃいろ。本′ノ、：／ｌ
（−例では、任意のＩｃ　（ｋ　＆：ｌ’、　２≦１（
≦ｎなるｊ！ｊ’：数であるが、本図でにｌ：　ｋ　＝
　２又は１（−３である）段に１列に配列されるＩＸｉ
敷の４」（抗１１の各りとｔ＋！（４’（、抗の名々に
隣接して（ｌｃ　−１）段に１列に配列される＝各抵抗
とが、ｒ：ｓ：、　２の方向Ｈに一列に１ｉｉｉｌえて
配列されＺ）。この場合、各Ｊｕｔ抗のコンタクト窓Ｃ
Ｗが図中の上下方向に１１（なるので、点ｉ腺矢印で示
す配線はその′−１，ま図中の一１三下刃向にｔＪ、伸
ばせない。ＶＩ’、つで曲のコンタクト窓婆、　ＣＷを
逃げて適当に布線されなければならない１、ｉ、ｉ’、
（ｉト１）、（ｍｌ−１）’・・は各配線を表わす、。

第７図１ｔ、１、第４図に示した例において配線のノで
ターンをＩｃ　ｆした」、７１合の１例を示す平面図で
ある。

本図では、抵り′ｉ、ｔｔＨ士が配線で接Ｕ［、される
場合もあることを示している。そして、必要に応じてス
ルーホール こともあることを示している。

４８図は木光り１を適用した一応用ｔ（１１を説ツ］す
るためのＩｉｉ．ｌ　、ｌＪＪとなる１回１．１６列を
示す回１１１１図であり、この回路例はメモリ回路であ
る。このメモリ回路自体な：１、本発明のまＢ旨と直」
〆関係がないので、ｉｔＦ　ｌｔｉｌｌｋ説，明は省ｍ
ｉ％する。Ｍ　Ｃ　＆ｉεｌ）　１図と同じメモリセル
でｆりシ、正仙ｊワード綿Ｗ→　と負イ国ワードイ゛ｉ
Ｗ−の間に挿入される。さらにビット線１１　Ｌの苅の
間に挿入される。メモリセルへ１０のアクセスに際して
は、対応するワードドライ・々Ｗｌ）が駆動される。

いずれのワードドライバＷＤを、川＜用υするかシ１，
、デコーダ回路ＤＣによって選択される。ここに各ワー
ドドライバＷＤが既述の回路ブＩコックに相当し、その
中の抵抗Ｒｎ＋　＋　ＲＯ２・・・が如何に配列される
かが本発明の課題である。なお、Ｑｏ〜Ｑ＋４　＋　Ｑ
２１〜Ｑ，４はトランジスタ、ｖｉｔは基Ｙ（へ電圧，
ｉ．、Ｉ，は定電流源の電流である。ここに示す抵抗１
＜、。、　、　ｉｌｏ２・・・が本発明により如（”Ｊ
に配列されるか具体例をもって示す。

第９図は第８図のメモリ回路の具体的レイアウトを示す
平面図であり、第７図に示した１１（抗配列が利用され
ており３Ｐ，　９図中の領域７に位１〆１している。本
図において第８図と対応する部５〕には同一の参照記号
がイ：１されている。第９図中、○印で囲んだＢ　、　
Ｅ　、　Ｃはそれぞれトランジスタのペース、エミッタ
、コレクタの各１１１４域を表わし、Ｇｎｄはグランド
（払地）ケ表わす。本図に示すと：１，・す、本発明に
基づく抵抗配列（領域７）の導入によυ、メモリ回路の
レイアウトはかなりバランスが良く、高＋，７．ｐ，．
度実装が（ｊ１′１足される８この効果は従来の抵抗配
列と比較すれば一層明確である。

８１番１０図は第８図のメモリ回ｈ１δを第２図に示す
従来の抵抗配列をもってレイアウトした嚇自を示す平面
図であり、第１０図中の領域２が第２図の担，抗配列に
相当する。第９図の領域７（本発明）と第１０図の領域
２（従来）とを比較すると、第９図の方が高密度′：Ａ
装されていることは明白である。

（力　発明の効果 以上詳細に説明したとおり本発明によれば、抵抗値の＋
ｉ？　Ｉｌ．”、を悪化させることなく、高密度で抵抗
社ｆを配列でき、回路の高集積化に′／ス与するところ
は極めて犬である。

【図面の簡単な説明】

第１図は本発明が適用される回路の１例であるメモリ回
路を示すブロック図、第２図は従来のｌＬｌ（抗の配列
方法の一般的な例を示す平面図、Ｈ’＞　３　Ａ図は第
２図に示したダミースペースＩＪ　Ｓを有効に活用でき
る従来の抵抗の配列方法の１例を示−Ｊ一平面図、第３
Ｂ図は第３Ａ図における点線の円３　１３内を取り出し
て示す平面図、第４図は本発明に基づく抵ｍｔ１７１Ｊ
を有する半導体装置の第１実施例を示す平面図、４４５
図は第４図に示した第１実施例の配列をに段に拡大した
場合の抵抗配列を示す平面図、第６図は本発明に基づく
抵抗配列を有する半導体装置の第２実施例を示す平面図
、第７図は第４図に示した例において配線のパターンを
変更しだ工゛；１合の１例を示す平面図、第８図は本発
明を適用した一応用例を説明するだめの前提となる１回
路例を示す回路図、第９図は第８図のメモリ回路の具体
的レイアウトを示す平面図、第１０図は第８図のメモリ
回路を第２図に示す従来の抵抗配列をもってレイアウト
した場合を示す平面図である。 １１・・・抵抗、ＣＷ　　コンタクト窓、ｔ　、　ｉｌ
。 （４＋１　）　、　（ｉ　＋１　）’〜（ｉ十（ｊ）、
（ｉｌ６）’・・・配線、Ｐ・・・トコ１路ブロりクの
ピッチ、Ｌ・・・抵抗１１の長さ、Ｗ・・・り（抗１ｔ
の幅。 ’ｒ、’ｉ　訂出／ｌ；Ｉ１１　人 ｔ（士〕ｌｆｌ　１ｅｔ（式会桂 ’ｌ：＋’ｎ’ｌ出川代理人 弁理士　宵　木　　　　朗 弁理士　　西　　舘　　、ｌ’ＬＩ　　　之井即士　　
内　　Ｉｌｌ　　　幸　　ＪＪ弁哩土　１．１．ｌ　　
ｌ−、ｌ　　　昭　２第１図 Ｃ 第２図 第７図 第８図　　■四 第９図 手続補■書 昭和５８年ｅ月２９日 特許庁長官若杉和夫殿 ■、小事件表示 昭和５７年　特許願　　第１３３７８１号２、発明の名
言・４： 半導体装置 ３、補正をする者 事件との関係　　特許出願人 名称（５２２）富士通株式会社 ４、代理人 （外　３　名） ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６　補正の内容 明細書の「発明の詳細な説明」の欄を次のとおり補正し
ます。 （７）第７頁第２０行目 「回路ブロックに」を「回路ブロック領域に」と補正し
ます。 （イ）　第８頁第１４行目 「該回路ブロックが」を「該回路ブロック領域が」と補
正します。 （つ）第９頁第７行目 ［第３Ａおよび３Ｂに」を「第３Ａおよび３Ｂ図に」と
補正します。 （勾　第１１頁第３行目 「Ｋ＝２又は」拾ミｊ辺套す冊を削除します。

Claims (1)

1. 【特許請求の範囲】 １、ｊｔ；ｊの方向に沿ってピッチェ１で繰シ返し設け
   られたｎ個（ｎ≧２）の回路ブロック領域と。 各々ｔｔ’＆　２ｒＦ　１の方向に沿って伸びる０．数
   の抵抗奢櫓し、該抜駆の抵抗シＪ：（ｎ　　ｉ）Ｐ＜Ｌ
   ＜ｎＰを満たす長さしを有すると共に、該第１の方向と
   直ダする第２の方向に互いに平行にｎ段設けられてなる
   ことを’ｌ’４＋徴とする半２，１７体装置ｉｆｅ’。 ２　仕７（１のＩｃ　（Ｉｃ　ｔｅｌ、２　＜Ｉｃ　５
   Ｑなる整数）段に１列に配列されるＬν斂の抵抗の各々
   と、該抵抗の各々に１（１を接して（ｋ　−Ｊ　）　ｌ
   ｉに１列に配列される名１１（抗とが、第１の方向に相
   互に１〜Ｐ　（ｒは１又は２以上の整数）ずつずＩＩて
   配列されて々る特Ｗ１醒１求の１ｉｉｉ’ｊ　１７１１
   ＞″［１１が１記載の半導体装置、１３　任意のＩｃ　
   （ｌｃ　ｉＪ、２≦１（≦１１なる整数）段に１列にｒ
   ：ｄ列されるｉ＋９数の４１Ｌ抗の各々と、該抵抗の各
   々に隣接して（＋＜１）段に１列に配列される各抵抗と
   が、第２の方向に一列に４ｉｉｉｉえて配列されてなる
   ！１ケ許請求の範囲第１項記載の半導体装１ｒ°〔。