JPS62166542A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62166542A JPS62166542A JP61008392A JP839286A JPS62166542A JP S62166542 A JPS62166542 A JP S62166542A JP 61008392 A JP61008392 A JP 61008392A JP 839286 A JP839286 A JP 839286A JP S62166542 A JPS62166542 A JP S62166542A
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- Granted
Links
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- OOYGSFOGFJDDHP-KMCOLRRFSA-N kanamycin A sulfate Chemical group OS(O)(=O)=O.O[C@@H]1[C@@H](O)[C@H](O)[C@@H](CN)O[C@@H]1O[C@H]1[C@H](O)[C@@H](O[C@@H]2[C@@H]([C@@H](N)[C@H](O)[C@@H](CO)O2)O)[C@H](N)C[C@@H]1N OOYGSFOGFJDDHP-KMCOLRRFSA-N 0.000 description 1
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Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、トランジスタと抵抗の組合わせからなり結線
によって各種のＥＣＬあるいはＣＭＬの電流切換型論理
回路を構成するセルをアレイ状に配設したゲートアレイ
において、比較的高抵抗となるノイズリミッタ抵抗を各
セルの周辺部に配設するとともに入力ゲート用トランジ
スタを電源ラインの中間部であってセルのほぼ中央付近
に配設するようにした。これにより高裁能論理回路の配
線を従来より簡単にできるとともに高集積化も可能にし
たものである。
によって各種のＥＣＬあるいはＣＭＬの電流切換型論理
回路を構成するセルをアレイ状に配設したゲートアレイ
において、比較的高抵抗となるノイズリミッタ抵抗を各
セルの周辺部に配設するとともに入力ゲート用トランジ
スタを電源ラインの中間部であってセルのほぼ中央付近
に配設するようにした。これにより高裁能論理回路の配
線を従来より簡単にできるとともに高集積化も可能にし
たものである。
本発明は、半導体集積回路に係り、特に電流切換型論理
回路の縦積みゲート用ノイズリミッタ抵抗を有するゲー
トアレイのセルの構造に関する。
回路の縦積みゲート用ノイズリミッタ抵抗を有するゲー
トアレイのセルの構造に関する。
第７図は従来のＥＣＬゲートアレイの一部を構成するセ
ル１． １． １． １及び各ＥＣＬゲートアレイセル
の基準レベル信号を与えるための基準レベル発生回路２
を示すもので、ノイズリミッタ抵抗３は２個のセル１，
１にまたがって配設されていた。またトランジスタ４も
セルの周辺に配設されていた上に、抵抗５はセルの外部
のチャネル領域６に配設されていた。
ル１． １． １． １及び各ＥＣＬゲートアレイセル
の基準レベル信号を与えるための基準レベル発生回路２
を示すもので、ノイズリミッタ抵抗３は２個のセル１，
１にまたがって配設されていた。またトランジスタ４も
セルの周辺に配設されていた上に、抵抗５はセルの外部
のチャネル領域６に配設されていた。
従来のＥＣＬゲートアレイでは、各素子の集積度が十分
でないため、比較的広面積を必要とするノイズリミッタ
抵抗３が２１［１ｉ１のセル１．１にまたがって配設さ
れている。このため、１１１１ｉ１のＥＣＬ縦積みゲー
トを形成するために、２個のセルが必要である上に、ノ
イズリミッタ抵抗３及びトランジスタ４の配置が最適化
されていないので、高集積化に限界があった。
でないため、比較的広面積を必要とするノイズリミッタ
抵抗３が２１［１ｉ１のセル１．１にまたがって配設さ
れている。このため、１１１１ｉ１のＥＣＬ縦積みゲー
トを形成するために、２個のセルが必要である上に、ノ
イズリミッタ抵抗３及びトランジスタ４の配置が最適化
されていないので、高集積化に限界があった。
従って、本発明は、上記従来の欠点に鑑みて比較的大面
積を占めるノイズリミッタ抵抗の配置及びトランジスタ
の配置を最適化することによって集積度を上げ、これに
よって１つのセルで１つのＥＣＬ縦積みゲートを構成で
きるようにした半導体集積回路を提供することを目的と
する。
積を占めるノイズリミッタ抵抗の配置及びトランジスタ
の配置を最適化することによって集積度を上げ、これに
よって１つのセルで１つのＥＣＬ縦積みゲートを構成で
きるようにした半導体集積回路を提供することを目的と
する。
本発明によれば、比較的大面積を有するノイズリミッタ
抵抗を４辺からなる１つのセルの少なくとも３辺にわた
ってその周辺部近傍に配設するとともに入カゲ“−１・
用トランジスタをセルの中央付近すなわち電源ライン間
に配設したものである。
抵抗を４辺からなる１つのセルの少なくとも３辺にわた
ってその周辺部近傍に配設するとともに入カゲ“−１・
用トランジスタをセルの中央付近すなわち電源ライン間
に配設したものである。
本発明によれば、ノイズリミッタ抵抗を１個のセルの少
なくとも３辺の周辺部近傍に一連に配設したのでセルの
内部におけるトランジスタ及び抵抗の配設の集積度を上
げることができた。またこのために入力ゲート用トラン
ジスタをセルの中央部即ち電源ラインの間に配設できた
のでセル内のマクロ配線も容易となった。更に、セル内
の素子の集積度を上げることができたので、抵抗のセル
内部にのみ配設でき、かつチャネル領域に抵抗を配設す
る必要がなくなったのでチャネル領域における断線の問
題も減少した。
なくとも３辺の周辺部近傍に一連に配設したのでセルの
内部におけるトランジスタ及び抵抗の配設の集積度を上
げることができた。またこのために入力ゲート用トラン
ジスタをセルの中央部即ち電源ラインの間に配設できた
のでセル内のマクロ配線も容易となった。更に、セル内
の素子の集積度を上げることができたので、抵抗のセル
内部にのみ配設でき、かつチャネル領域に抵抗を配設す
る必要がなくなったのでチャネル領域における断線の問
題も減少した。
以下、図面を参照して本発明の一実施例を説明する。
第２図にはゲートアレイＬＳＩチップのレイアウトを示
すものであり、チップ１１の周辺部には信号人出用の複
数のパッド１２を配設し、そしてその内部にＩＯバフフ
ァゲートセル領域１３を介してマトリクス状に配設され
た多数の内部セルからなる内部ゲートセル領域１４を有
するものである。
すものであり、チップ１１の周辺部には信号人出用の複
数のパッド１２を配設し、そしてその内部にＩＯバフフ
ァゲートセル領域１３を介してマトリクス状に配設され
た多数の内部セルからなる内部ゲートセル領域１４を有
するものである。
第１図（ａｌには本発明に従う内部ゲートセルの一実施
例を示す。第２図に示した内部ゲートセル領域１４から
４閣のセル１５，１５，１５．１５を取り出したもので
１層目の１つのセル１５は２層目の２本の平行なＶ。。
例を示す。第２図に示した内部ゲートセル領域１４から
４閣のセル１５，１５，１５．１５を取り出したもので
１層目の１つのセル１５は２層目の２本の平行なＶ。。
電源ライン１６及びＶ （（電源ライン１７にまたがる
ようにして配設される。
ようにして配設される。
ノイズリミッタ抵抗１８は各セルの少なくとも３つの外
周部近傍に配設されている。そして、セル１５の図にお
いて上、下の部分は１層目チャネル領域１９であり、電
源ライン１６．１７の間は２屡目チヤネル領域２０であ
る。第１図（ｂ）は第１図（ｆ１３のセル１５．１５の
レイアウトを拡大して示したものである。即ちノイズリ
ミッタ抵抗１８は入力ゲート用トランジスタ２１の近く
から一端が発し、セルの４辺のうち３辺に沿ってセルの
中央部の入力ゲート用トランジスタ２１や他のトランジ
スタ２２．２３等の素子を取り凹むように配設され、そ
の他端は再び入力ゲート用トランジスタ２１の近くで終
端している。ノイズリミッタ抵抗１８の一部は１層目チ
ャネル領域１９にもはみだして配設されている。また入
力ゲート用トランジスタ２１はセルの中央付近すなわち
電源ライン１６．１７の中間部に配設されており抵抗２
４はすべてセルの内部に配設されている。ノイズリミッ
タ抵抗１８の１層目チャネル領域内でこの大きさを変化
することによって容易に、その抵抗値を調整できる。
周部近傍に配設されている。そして、セル１５の図にお
いて上、下の部分は１層目チャネル領域１９であり、電
源ライン１６．１７の間は２屡目チヤネル領域２０であ
る。第１図（ｂ）は第１図（ｆ１３のセル１５．１５の
レイアウトを拡大して示したものである。即ちノイズリ
ミッタ抵抗１８は入力ゲート用トランジスタ２１の近く
から一端が発し、セルの４辺のうち３辺に沿ってセルの
中央部の入力ゲート用トランジスタ２１や他のトランジ
スタ２２．２３等の素子を取り凹むように配設され、そ
の他端は再び入力ゲート用トランジスタ２１の近くで終
端している。ノイズリミッタ抵抗１８の一部は１層目チ
ャネル領域１９にもはみだして配設されている。また入
力ゲート用トランジスタ２１はセルの中央付近すなわち
電源ライン１６．１７の中間部に配設されており抵抗２
４はすべてセルの内部に配設されている。ノイズリミッ
タ抵抗１８の１層目チャネル領域内でこの大きさを変化
することによって容易に、その抵抗値を調整できる。
以下に、係るトランジスタと抵抗との組合わせからなる
１つのセルを用いて、ＩＥｃＬゲートの実施例につき詳
細に説明する。
１つのセルを用いて、ＩＥｃＬゲートの実施例につき詳
細に説明する。
第３図（ａ）、 （ｂ）、 （Ｃ）はそれぞれ定電流型
ＥＣＬ ４人力ＯＲ／ＮＯＲ回路の回路図、ブロック図
、半導体パターン図である。
ＥＣＬ ４人力ＯＲ／ＮＯＲ回路の回路図、ブロック図
、半導体パターン図である。
まず、第３図（ａｌ、 （ｂｌを用いて、ＥＣＬゲート
を構成する４人力ＯＲ／ＮＯＲ回路を説明する。
を構成する４人力ＯＲ／ＮＯＲ回路を説明する。
ベースエミッタ間の順方向電圧降下を■。（約０．７Ｖ
）とする。トランジスタＴ６は定電流を作るものでＩ
ｌ ＝ （Ｖｃ ｓ ＶＩｌ、Ｖａ ＊） ／Ｒ４の
エミッタ電流によってそれにほぼ等しいコレクタ電流を
流す。トランジスタＴ１〜Ｔ４は共通エミッタ、共通コ
レクタのトランジスタであるからこれらの共通エミッタ
とトランジスタＴ５のエミッタとが共通となって電流切
換型のＯＲ／ＮＯＲゲートを形成する。すなわち、例え
ばＴＩの入力ＩＮ＋がｌｌｉｇｈレベルとなると■Ｃｃ
からＲ＋。
）とする。トランジスタＴ６は定電流を作るものでＩ
ｌ ＝ （Ｖｃ ｓ ＶＩｌ、Ｖａ ＊） ／Ｒ４の
エミッタ電流によってそれにほぼ等しいコレクタ電流を
流す。トランジスタＴ１〜Ｔ４は共通エミッタ、共通コ
レクタのトランジスタであるからこれらの共通エミッタ
とトランジスタＴ５のエミッタとが共通となって電流切
換型のＯＲ／ＮＯＲゲートを形成する。すなわち、例え
ばＴＩの入力ＩＮ＋がｌｌｉｇｈレベルとなると■Ｃｃ
からＲ＋。
Ｒ２とトランジスタＴ１のコレクタ・エミッタ間を介し
て定電流１＋＝ （Ｖｃｌ−Ｖｏ−Ｖｉａ）／ Ｒａが
流れ、Ｔ Ｉ−Ｔ ４の共通コレクタ端子はＶ（（（Ｒ
１＋ Ｒ２）Ｘｔ＋のＬｏｗレベルとなり、エミッタ
フォロアトランジスタＴ７のエミ・７タはそれよりも■
。だけ低いＬｏｗレベルとなる。
て定電流１＋＝ （Ｖｃｌ−Ｖｏ−Ｖｉａ）／ Ｒａが
流れ、Ｔ Ｉ−Ｔ ４の共通コレクタ端子はＶ（（（Ｒ
１＋ Ｒ２）Ｘｔ＋のＬｏｗレベルとなり、エミッタ
フォロアトランジスタＴ７のエミ・７タはそれよりも■
。だけ低いＬｏｗレベルとなる。
Ｔ１〜Ｔ４の入力ＩＮ電、ＩＮ２．ＩＮ３゜ＩＮａのう
ち少なくとも１つが旧ｇｈレベルのときＴ７のエミッタ
はＬｏ−レベルとなるからＮＯＲゲートとして働く。一
方、Ｔ１〜Ｔ４の入力のうち少なくとも１つがＨｉｇｈ
レベルのときＴ５はオフ状態であるから、Ｔ５のコレク
タは ＶｃＣ−Ｒ，×充ヒ血」圧の旧ｇｈレベルとなす、工Ｆ
！今 ミッタフォロアＴｅのエミッタはそれよりも■。
ち少なくとも１つが旧ｇｈレベルのときＴ７のエミッタ
はＬｏ−レベルとなるからＮＯＲゲートとして働く。一
方、Ｔ１〜Ｔ４の入力のうち少なくとも１つがＨｉｇｈ
レベルのときＴ５はオフ状態であるから、Ｔ５のコレク
タは ＶｃＣ−Ｒ，×充ヒ血」圧の旧ｇｈレベルとなす、工Ｆ
！今 ミッタフォロアＴｅのエミッタはそれよりも■。
だけ低いＩｌｉｇｈレベルとなる。従って、Ｔ８のエミ
ッタ出力はＯＲ論理として働く。なおＣは図示しない基
準レベル発生回路からＶ ｒｅｆ端子に入力された基準
レベル信号のノイズ防止用容量である。
ッタ出力はＯＲ論理として働く。なおＣは図示しない基
準レベル発生回路からＶ ｒｅｆ端子に入力された基準
レベル信号のノイズ防止用容量である。
第３図（Ｃ）には第３図Ｔａ）及び（ｂ）に示した４人
力ＯＲ／ＮＯＲ回路を本発明に従って配置されたゲート
セル上でいかに実現するかを示したものであり、各配線
は太線で示され、各トランジスタ及び抵抗及び入力及び
出力はそれぞれ第３図（ａ）及び（ｂｌに示したものと
対応するので同一符号を用いて示し、詳細な説明は省略
する。なお、セル１５の両側辺部に重畳して二層目配線
として■ｃＣ電源ライン１６、Ｖｇｓ電源ライン１７が
設けられ、この電源ライン１６．１７の間のセル１５の
中央部に入力ゲートトランジスタ２１を形成するトラン
ジスタＴ１〜Ｔ４が配設される。そして、ノイズリミッ
タ抵抗用の抵抗″１８は、セルの外周部に配設されてい
るので、結線はされていないが、他の素子の配線の妨げ
とならないように配慮されている。
力ＯＲ／ＮＯＲ回路を本発明に従って配置されたゲート
セル上でいかに実現するかを示したものであり、各配線
は太線で示され、各トランジスタ及び抵抗及び入力及び
出力はそれぞれ第３図（ａ）及び（ｂｌに示したものと
対応するので同一符号を用いて示し、詳細な説明は省略
する。なお、セル１５の両側辺部に重畳して二層目配線
として■ｃＣ電源ライン１６、Ｖｇｓ電源ライン１７が
設けられ、この電源ライン１６．１７の間のセル１５の
中央部に入力ゲートトランジスタ２１を形成するトラン
ジスタＴ１〜Ｔ４が配設される。そして、ノイズリミッ
タ抵抗用の抵抗″１８は、セルの外周部に配設されてい
るので、結線はされていないが、他の素子の配線の妨げ
とならないように配慮されている。
第４図（ａ）、 （ｂ）、 （Ｃ）はそれぞれ定電流型
ＥＣＬ ２人力ＮＯＲ回路の回路図、ブロック図、半導
体パターン図である。
ＥＣＬ ２人力ＮＯＲ回路の回路図、ブロック図、半導
体パターン図である。
まず、２人力Ｎ０ＲＥＣＬ回路を第４図（ａ）、 （ｂ
ｌを参照して説明する。
ｌを参照して説明する。
トランジスタＴ４（Ｔ９）は定電流を作るもので１ ＋
＝ （Ｖｃ ｓ Ｖｏ Ｎ’ｅ ＋＝） ／Ｒ３
（Ｉ ２＝ （Ｖｃｓ Ｖｏ Ｖｓ：ｇ）／Ｒ７）
のエミッタ電流によって、それにほぼ等しいコレクタ電
流を流す。トランジスタＴＩ、Ｔ２ （Ｔ７．Ｉ６）
は共通エミッタ・コレクタのトランジスタであるから、
これらの共通エミッタとトランジスタＴ３（Ｔ８）のエ
ミッタとが共通となって電流切換型の２人力ＮＯＲゲー
トを形成する。すなわち、Ｔ１（Ｉ６）の入力■Ａ１
（Ｉ８１）がＨｉｇｈレベルとなると、ＶｃＣから Ｒ
１，Ｒ２とトランジスタＴ＋（Ｉ６）のコレクタ・エミ
ッタ間を介して前記定電流ＩＩ（Ｉ２）が流れ、Ｔ ＋
、Ｔ２ （Ｔａ。
＝ （Ｖｃ ｓ Ｖｏ Ｎ’ｅ ＋＝） ／Ｒ３
（Ｉ ２＝ （Ｖｃｓ Ｖｏ Ｖｓ：ｇ）／Ｒ７）
のエミッタ電流によって、それにほぼ等しいコレクタ電
流を流す。トランジスタＴＩ、Ｔ２ （Ｔ７．Ｉ６）
は共通エミッタ・コレクタのトランジスタであるから、
これらの共通エミッタとトランジスタＴ３（Ｔ８）のエ
ミッタとが共通となって電流切換型の２人力ＮＯＲゲー
トを形成する。すなわち、Ｔ１（Ｉ６）の入力■Ａ１
（Ｉ８１）がＨｉｇｈレベルとなると、ＶｃＣから Ｒ
１，Ｒ２とトランジスタＴ＋（Ｉ６）のコレクタ・エミ
ッタ間を介して前記定電流ＩＩ（Ｉ２）が流れ、Ｔ ＋
、Ｔ２ （Ｔａ。
ＴＶ）の共通コレクタはＬｏｗレベルとなり、エミッタ
フォロアトランジスタＴ５ （ＴＩｏ）のエミッタはそ
れよりも ■。だけ低いＬｏｗレベルとなる。ＴＩ、Ｔ
２ （Ｉ６．７７）の入力ＩＡ＋。
フォロアトランジスタＴ５ （ＴＩｏ）のエミッタはそ
れよりも ■。だけ低いＬｏｗレベルとなる。ＴＩ、Ｔ
２ （Ｉ６．７７）の入力ＩＡ＋。
ＩＡ２．ＩＢＩ、ＩＢ２のうち少なくとも１つが旧ｇｈ
レベルのときＴ５（ＴＩＯ）のエミッタはＬｏｗレベル
となるから、２人力ＮＯＲゲートとして働く。
レベルのときＴ５（ＴＩＯ）のエミッタはＬｏｗレベル
となるから、２人力ＮＯＲゲートとして働く。
第４図（Ｃ）には第４図（ａｌ及び（ｂ）に示した２人
力ＮＯＲ回路を本発明に従って配置されたゲートセル上
でいかに実現するかを示したものであり、各配線は太線
で示され、各トランジスタ及び抵抗及び入力及び出力は
それぞれ第４図（ａ）及び（ｂｌに示したものと対応す
るので同一符号を用いて示し、詳細な説明は省略する。
力ＮＯＲ回路を本発明に従って配置されたゲートセル上
でいかに実現するかを示したものであり、各配線は太線
で示され、各トランジスタ及び抵抗及び入力及び出力は
それぞれ第４図（ａ）及び（ｂｌに示したものと対応す
るので同一符号を用いて示し、詳細な説明は省略する。
なお、セル１５の両側辺部に重畳して二層目配線として
■ｃｃ電源ライン１６、ｖ ｇ を電源ライン１７が設
けられ、この電源ライン１６．１７の間のセル１５の中
央部に入力ゲートトランジスタ２１を形成するトランジ
スタＴ１〜Ｔ４が配設される。そして、ノイズリミッタ
抵抗１８は、セルの外周部に配設されているので、結線
はされていないが、他の素子の配線の妨げとならないよ
うに考慮されている。
■ｃｃ電源ライン１６、ｖ ｇ を電源ライン１７が設
けられ、この電源ライン１６．１７の間のセル１５の中
央部に入力ゲートトランジスタ２１を形成するトランジ
スタＴ１〜Ｔ４が配設される。そして、ノイズリミッタ
抵抗１８は、セルの外周部に配設されているので、結線
はされていないが、他の素子の配線の妨げとならないよ
うに考慮されている。
第５図（ａｔ、 （ｂｌ、 （ｃ）はそれぞれ定電流型
ＥＣＬＡＮＤ／ＮＡＮＤ回路の回路図、ブロック図、半
導体パターン図である。
ＥＣＬＡＮＤ／ＮＡＮＤ回路の回路図、ブロック図、半
導体パターン図である。
まず、縦積みＥＣＬＡＮＤ／ＮＡＮＤ回路を第５図（ａ
ｔ、 （ｂｌを参照して説明する。
ｔ、 （ｂｌを参照して説明する。
ベース・エミッタ間の順方向電圧降下をｖｏ（約０．７
Ｖ ）とする。入力ＩＢ１．ＩＢ２゜ＩＡＩ、ＩＡ２が
それぞれ加えられるトランジスタＴ？、Ｔｌｌ及びＴＩ
、Ｔ２のそれぞれのベアは共通エミッタ、共通コレクタ
で接続されているからオアゲートとして働く。例えば、
Ｔ７とＴｏのペアでＴ７のベースにＩｌｉｇｈレベルＶ
、が入力されたとすると、トランジスタＴ４のベース端
子には■ｌ−２ｖｏのｌｌｉｇｈレベルが入力される。
Ｖ ）とする。入力ＩＢ１．ＩＢ２゜ＩＡＩ、ＩＡ２が
それぞれ加えられるトランジスタＴ？、Ｔｌｌ及びＴＩ
、Ｔ２のそれぞれのベアは共通エミッタ、共通コレクタ
で接続されているからオアゲートとして働く。例えば、
Ｔ７とＴｏのペアでＴ７のベースにＩｌｉｇｈレベルＶ
、が入力されたとすると、トランジスタＴ４のベース端
子には■ｌ−２ｖｏのｌｌｉｇｈレベルが入力される。
即ちＴ５のベースに入力されている基準電圧Ｖｒｅｆｚ
の電圧値よりも高いレベルが入力される。従って、Ｔ５
と共通エミッタとなって電流切換型のゲートを構成して
いるので、Ｔ４がオン状態でＴ５がオフ状態となり、Ｔ
４のコレクタに定電流、すなわちｌ１＝（Ｖｃｓ Ｖ
ｏ−Ｖａａ）／Ｒａの電流が流れる。この状態で更にト
ランジスタＴ１のベース入力である入力ＩＡ＋がＴ３の
ベース入力に印加されている基準電圧Ｖｒｅｆ＋よりも
高い電圧となっているとき、Ｔ１がＴ２の状態に無関係
にオン状態となり、Ｔ３はオフ状態となる。従って、前
記定電流はＲ１，Ｒ２とＴ１のコレクタ・エミッタ間及
びＴ４のコレクタ・エミッタ間を介して流れることにな
る。ＴＩまたはＴ２の少なくとも１つのベースに旧ｇｈ
レベルが入力され−，Ｔ ？またはＴ８の少なくとも１
つのベースにＩｌｉｇｈレベルが印加されると、Ｒ１，
Ｒ２及びＴＩまたはＴ２のどちらかを介して電流が流れ
、その電流がＴ４を介してＴ６のエミッタに流れること
になる。このときＴ１とＴ２の共通コレクタはＶｃｃ−
（Ｒ＋＋Ｒ２）ＸｌｌのＬｏｗレベルとなり、Ｔｏｏの
エミッタはそれよりも■。だけ低いし叶レベルとなり、
ＮＡＮＤゲートとして働く。すなわち、例えば、Ｔ１ま
たはＴ２がオンでＴ４がオンのときのみＴｏｏはし０−
レベルとなる。このときＴ３ばオフ状態であるからＴ３
のコレクタ端子はＶＣＣ−Ｒ１■１のＩｌｉｇｈレベル
となり、Ｔ ９のエミッタ端子はそれよりもｖｏだけ低
いＩｌｉｇｈレベルとなる。
の電圧値よりも高いレベルが入力される。従って、Ｔ５
と共通エミッタとなって電流切換型のゲートを構成して
いるので、Ｔ４がオン状態でＴ５がオフ状態となり、Ｔ
４のコレクタに定電流、すなわちｌ１＝（Ｖｃｓ Ｖ
ｏ−Ｖａａ）／Ｒａの電流が流れる。この状態で更にト
ランジスタＴ１のベース入力である入力ＩＡ＋がＴ３の
ベース入力に印加されている基準電圧Ｖｒｅｆ＋よりも
高い電圧となっているとき、Ｔ１がＴ２の状態に無関係
にオン状態となり、Ｔ３はオフ状態となる。従って、前
記定電流はＲ１，Ｒ２とＴ１のコレクタ・エミッタ間及
びＴ４のコレクタ・エミッタ間を介して流れることにな
る。ＴＩまたはＴ２の少なくとも１つのベースに旧ｇｈ
レベルが入力され−，Ｔ ？またはＴ８の少なくとも１
つのベースにＩｌｉｇｈレベルが印加されると、Ｒ１，
Ｒ２及びＴＩまたはＴ２のどちらかを介して電流が流れ
、その電流がＴ４を介してＴ６のエミッタに流れること
になる。このときＴ１とＴ２の共通コレクタはＶｃｃ−
（Ｒ＋＋Ｒ２）ＸｌｌのＬｏｗレベルとなり、Ｔｏｏの
エミッタはそれよりも■。だけ低いし叶レベルとなり、
ＮＡＮＤゲートとして働く。すなわち、例えば、Ｔ１ま
たはＴ２がオンでＴ４がオンのときのみＴｏｏはし０−
レベルとなる。このときＴ３ばオフ状態であるからＴ３
のコレクタ端子はＶＣＣ−Ｒ１■１のＩｌｉｇｈレベル
となり、Ｔ ９のエミッタ端子はそれよりもｖｏだけ低
いＩｌｉｇｈレベルとなる。
即ぢ、Ｔ３のコレクタ端子の論理はＴｌ、Ｔ２の共通コ
レクタ端子の論理とは逆であるからＡＮＤとして働き、
トランジスタＴ９のエミッタはその共通コレクタ端子の
電圧よりｖｏだけ低いが同じ論理であるからＡＮＤとし
て働く。ノイズリミッタ抵抗１８はトランジスタＴ４と
Ｔ５のコレクタ間に接続され、カレント切換動作が行わ
れるときに、一方のトランジスタ例えばＴ４が完全にオ
フとならないように、リーク電流を流すことによって、
ノイズ発生を防止するためのものである。
レクタ端子の論理とは逆であるからＡＮＤとして働き、
トランジスタＴ９のエミッタはその共通コレクタ端子の
電圧よりｖｏだけ低いが同じ論理であるからＡＮＤとし
て働く。ノイズリミッタ抵抗１８はトランジスタＴ４と
Ｔ５のコレクタ間に接続され、カレント切換動作が行わ
れるときに、一方のトランジスタ例えばＴ４が完全にオ
フとならないように、リーク電流を流すことによって、
ノイズ発生を防止するためのものである。
第５図（Ｃ）には第５図（ａ）及び（ｂ）に示したＡＮ
Ｄ／ＮＡＮＤ回路を本発明に従って配置されたゲートセ
ル上でいかに実現するかを示したものであり、各配線は
太線で示され、各トランジスタ及び抵抗及び入力及び出
力はそれぞれ第５図（ｆｌ）及び（ｂｌに示したものと
対応するので同二符号を用いて示し、詳細な説明は省略
する。なお、セル１５の両側辺部に重畳して二層目配線
として■ｃｃ電源ライン１６、Ｖａ。電源ライン１７が
設けられ、この電源ライン１６．１７の間のセル１５の
中央部に入力ゲートトランジスタ２１を形成するトラン
ジスタＴ１〜Ｔ４が配設される。そして、ノイズリミッ
タ抵抗用の抵抗１８は、セルの外周部に配設されている
。
Ｄ／ＮＡＮＤ回路を本発明に従って配置されたゲートセ
ル上でいかに実現するかを示したものであり、各配線は
太線で示され、各トランジスタ及び抵抗及び入力及び出
力はそれぞれ第５図（ｆｌ）及び（ｂｌに示したものと
対応するので同二符号を用いて示し、詳細な説明は省略
する。なお、セル１５の両側辺部に重畳して二層目配線
として■ｃｃ電源ライン１６、Ｖａ。電源ライン１７が
設けられ、この電源ライン１６．１７の間のセル１５の
中央部に入力ゲートトランジスタ２１を形成するトラン
ジスタＴ１〜Ｔ４が配設される。そして、ノイズリミッ
タ抵抗用の抵抗１８は、セルの外周部に配設されている
。
第６図（ａｌ、 （ｂｌ、 （Ｃ１はそれぞれ定電流型
ＩＥＣＬＤ−ラッチ回路の回路図、ブロック図、パター
ン図である。
ＩＥＣＬＤ−ラッチ回路の回路図、ブロック図、パター
ン図である。
まず、第６図（ａｌ、 （ｂ）を参照して縦積みＥＣＬ
Ｄ−ラッチ回路を説明する。
Ｄ−ラッチ回路を説明する。
トランジスタＴ７とＴａは共通エミッタとなっているか
ら電流切換型ゲートを構成し、その共通エミッタに接続
されたトランジスタＴ９によって、定電流１ 、 ＝守
匂（’［’ ？またはＴａのどちらかのトランジスタの
コレクタ・エミ７り間に電流が流れる。例えば、Ｔｌの
ベースに入力されるクロックＣＬＫの電圧がｖｔのＩｌ
ｉｇｈレベルであるとき、Ｔｌのベースにはその電圧よ
りもＶ、、−２Ｖ。
ら電流切換型ゲートを構成し、その共通エミッタに接続
されたトランジスタＴ９によって、定電流１ 、 ＝守
匂（’［’ ？またはＴａのどちらかのトランジスタの
コレクタ・エミ７り間に電流が流れる。例えば、Ｔｌの
ベースに入力されるクロックＣＬＫの電圧がｖｔのＩｌ
ｉｇｈレベルであるとき、Ｔｌのベースにはその電圧よ
りもＶ、、−２Ｖ。
の旧ｇｈレベルが印加されＴｌがオン、Ｔａがオフの状
態を形成する。ＴａとＴａは共通エミッタとなり、しか
もＴａのコレクタがＴ＋＋のエミッタ及びＲｅを介して
Ｔａのベースに接続され、ＴａのコレクタがＴｏｏのエ
ミッ゛り及びＲ７を介してＴａにベース接続されている
のでフリップフロップを構成している。例えば、Ｔｚが
オンでＴａがオフとする場合、ＴａにはＲ１，Ｒ２を介
して電流がＴａのコレクタ・エミッタ間そしてＴｌを介
して１１の電流が流れ、ＴｏｏのエミッタにはＶ＋ ｏ
＝ （Ｖｃｃ （Ｒ１＋Ｒ２）／Ｉ ＋） −Ｖ。
態を形成する。ＴａとＴａは共通エミッタとなり、しか
もＴａのコレクタがＴ＋＋のエミッタ及びＲｅを介して
Ｔａのベースに接続され、ＴａのコレクタがＴｏｏのエ
ミッ゛り及びＲ７を介してＴａにベース接続されている
のでフリップフロップを構成している。例えば、Ｔｚが
オンでＴａがオフとする場合、ＴａにはＲ１，Ｒ２を介
して電流がＴａのコレクタ・エミッタ間そしてＴｌを介
して１１の電流が流れ、ＴｏｏのエミッタにはＶ＋ ｏ
＝ （Ｖｃｃ （Ｒ１＋Ｒ２）／Ｉ ＋） −Ｖ。
（トランジスタＴｌｏベース・エミッタ間電圧）の電圧
が加えられる。ＴｏｏのエミッタにはＴ ＋ ｏ＝Ｖ＋
ｏ−Ｖ＠ｓｌ／ （Ｒ７＋Ｒ５）が流れるからＴａの
ベース端子にはＶ＋ｏ ＲｔＸｊ、＋。
が加えられる。ＴｏｏのエミッタにはＴ ＋ ｏ＝Ｖ＋
ｏ−Ｖ＠ｓｌ／ （Ｒ７＋Ｒ５）が流れるからＴａの
ベース端子にはＶ＋ｏ ＲｔＸｊ、＋。
のＬｏｗレベルが加わる。すなわちＴａベースが１１ｉ
ｇｈレベルのときにはＴａのベースはＬｏｗとなり、オ
ントランジスタＴ３のコレクタはＬｏｗレベル、オフト
ランジスタＴ４のコレクタは１ＩｉＨｈレベルとなって
双安定状態となる。同様にＴａがオフでＴａがオンのと
きにはＴａとＴａのそれぞれのコレクタはそれぞれＩｌ
ｉｇｈとＬｏｗレベルのレベルとなって双安定状態を形
成する。ＴａがオンでＴａがオフの状態でＴｚのＤ入力
にＴａのコレクタ端子のｌｌｉｇｈ状態と異なるＬｏ％
１状態が入力されたとするＴｚと共通エミッタとなって
いるトランジスタＴ６はオン状態となる。しかし、クロ
ック入力が１１ｉｇｈレベルのときにはＴａはオフ状態
となっているのでＴｏのコレクタに接続されているＴ
２ 。
ｇｈレベルのときにはＴａのベースはＬｏｗとなり、オ
ントランジスタＴ３のコレクタはＬｏｗレベル、オフト
ランジスタＴ４のコレクタは１ＩｉＨｈレベルとなって
双安定状態となる。同様にＴａがオフでＴａがオンのと
きにはＴａとＴａのそれぞれのコレクタはそれぞれＩｌ
ｉｇｈとＬｏｗレベルのレベルとなって双安定状態を形
成する。ＴａがオンでＴａがオフの状態でＴｚのＤ入力
にＴａのコレクタ端子のｌｌｉｇｈ状態と異なるＬｏ％
１状態が入力されたとするＴｚと共通エミッタとなって
いるトランジスタＴ６はオン状態となる。しかし、クロ
ック入力が１１ｉｇｈレベルのときにはＴａはオフ状態
となっているのでＴｏのコレクタに接続されているＴ
２ 。
Ｔ６の共通エミッタには電流が殆ど流れずＴｅ１Ｔａの
コレクタ間に接続されたノイズリミッタ抵抗１８を介し
てわずかに流れるのみとなる。従って、この状態ではフ
リップフロップは変化せず、ＴａがオンでＴａがオフの
ままである。このＤ入力がＬｏｗになってから、クロッ
ク入力をＬｏｗレベルに落すと、Ｔｌがオフで’Ｔａが
オンとなる。すると、Ｔ６がオン状態となることができ
るので、Ｔ６のコレクタ端子はＲ＋、Ｒ３，Ｔａのコレ
クタエミッタ間、Ｔａのコレクタ・エミッタ間を介して
定電流１ 、 ｗ尊重が流れ、Ｔ６のコレクタはＬｏｗ
レベルとなる。すなわち、ＴａのコレクタもＬｏｗレベ
ルになる。これがＬｏｗとなるとＴ＋＋がＬｏｗレベル
となりＴａのベースがＬｏｗレベルとなる。すなわち、
Ｔａがオンからオフ状態に変化する。Ｔａがオフとなる
とＴａのコレクタがＩＩ ｉ ｇｈレベルすなわぢ、Ｖ
ｏｃ−Ｒ＋１＋となり、このｌｌｉｇｈレベルよりもＴ
ｌ１１のペースエミッタ間電圧降下及びＲ７に流れる電
圧降下を加えた電圧だけ低いｌＩｉｇｈレベルがＴａの
ベースに印加され、Ｔａはオフからオン状態状態となり
、そのコレクタ端子はＬｏｗレベルとなる。そして、再
び双安定の状態となり、クロック入力がｌｌ１Ｈｈレベ
ルになってもこの双安定状態は保持されることになる。
コレクタ間に接続されたノイズリミッタ抵抗１８を介し
てわずかに流れるのみとなる。従って、この状態ではフ
リップフロップは変化せず、ＴａがオンでＴａがオフの
ままである。このＤ入力がＬｏｗになってから、クロッ
ク入力をＬｏｗレベルに落すと、Ｔｌがオフで’Ｔａが
オンとなる。すると、Ｔ６がオン状態となることができ
るので、Ｔ６のコレクタ端子はＲ＋、Ｒ３，Ｔａのコレ
クタエミッタ間、Ｔａのコレクタ・エミッタ間を介して
定電流１ 、 ｗ尊重が流れ、Ｔ６のコレクタはＬｏｗ
レベルとなる。すなわち、ＴａのコレクタもＬｏｗレベ
ルになる。これがＬｏｗとなるとＴ＋＋がＬｏｗレベル
となりＴａのベースがＬｏｗレベルとなる。すなわち、
Ｔａがオンからオフ状態に変化する。Ｔａがオフとなる
とＴａのコレクタがＩＩ ｉ ｇｈレベルすなわぢ、Ｖ
ｏｃ−Ｒ＋１＋となり、このｌｌｉｇｈレベルよりもＴ
ｌ１１のペースエミッタ間電圧降下及びＲ７に流れる電
圧降下を加えた電圧だけ低いｌＩｉｇｈレベルがＴａの
ベースに印加され、Ｔａはオフからオン状態状態となり
、そのコレクタ端子はＬｏｗレベルとなる。そして、再
び双安定の状態となり、クロック入力がｌｌ１Ｈｈレベ
ルになってもこの双安定状態は保持されることになる。
なおフリップフロップの出力はＴａのコレクタ端子の電
圧をエミフタファロアＴＩ２を介して出力されている。
圧をエミフタファロアＴＩ２を介して出力されている。
クロックがｌｌｉｇｈ状態であるとき、クリア入力ＣＲ
をｌｌｉｇｈにすると、トランジスタＴ５は強制的にオ
ン状態となるので、Ｔ５のコレクタ、従ってＴａのコレ
クタは強制的にＬｏｗレベルになり、Ｔｚのコレクタは
ｌｌｉｇｈ状態となる。すなわち、出力端子Ｑは強制的
にＬｏｗレベルとなる。
をｌｌｉｇｈにすると、トランジスタＴ５は強制的にオ
ン状態となるので、Ｔ５のコレクタ、従ってＴａのコレ
クタは強制的にＬｏｗレベルになり、Ｔｚのコレクタは
ｌｌｉｇｈ状態となる。すなわち、出力端子Ｑは強制的
にＬｏｗレベルとなる。
なお、ノイズリミッタ抵抗１８は、前述のように、電流
切換動作の際に例えばトランジスタＴ７を完全にオフと
せずにリーク電流を流すことによってノイズを低減する
ためのものである。
切換動作の際に例えばトランジスタＴ７を完全にオフと
せずにリーク電流を流すことによってノイズを低減する
ためのものである。
第６図（Ｃ）には第６図（ａ）及び［ｂｌに示した４人
力ＯＲ／ＮＯＲ回路を本発明に従って配置されたゲート
セル上でいかに実現するかを示したものであり、各配線
は太線で示され、各トランジスタ及び抵抗及び入力及び
出力はそれぞれ第６図（ａ）及び［ｂ）に示したものと
対応するので同一符号を用いて示し、詳細な説明は省略
する。なお、セル１５の両側辺部に重畳して二層目配線
として■ｃｃ電源ライン１６．Ｖ、、電源ライン１７が
設けられ、この電源ライン１６．１７の間のセル１５の
中央部に入力ゲートトランジスタ２１を形成するトラン
ジスタＴ１〜Ｔ４が配設される。そして、ノイズリミッ
タ抵抗用の抵抗１８は、セルの外周部に配設されている
。
力ＯＲ／ＮＯＲ回路を本発明に従って配置されたゲート
セル上でいかに実現するかを示したものであり、各配線
は太線で示され、各トランジスタ及び抵抗及び入力及び
出力はそれぞれ第６図（ａ）及び［ｂ）に示したものと
対応するので同一符号を用いて示し、詳細な説明は省略
する。なお、セル１５の両側辺部に重畳して二層目配線
として■ｃｃ電源ライン１６．Ｖ、、電源ライン１７が
設けられ、この電源ライン１６．１７の間のセル１５の
中央部に入力ゲートトランジスタ２１を形成するトラン
ジスタＴ１〜Ｔ４が配設される。そして、ノイズリミッ
タ抵抗用の抵抗１８は、セルの外周部に配設されている
。
本発明によれば１セルに１本のノイズリミッタ抵抗を配
置したので１セル単位でＥ ＣＬ ＩＩ積みゲートを構
成することが可能となるとともに、セルの周辺にノイズ
リミッタ抵抗を配置したことによってＩＣｇ造に必要な
各素子相互の位置合わせ余裕を最小にできセルサイズを
小さくすることが可能となって高集積化を図ることがで
きる。
置したので１セル単位でＥ ＣＬ ＩＩ積みゲートを構
成することが可能となるとともに、セルの周辺にノイズ
リミッタ抵抗を配置したことによってＩＣｇ造に必要な
各素子相互の位置合わせ余裕を最小にできセルサイズを
小さくすることが可能となって高集積化を図ることがで
きる。
第１図（ａ）は本発明の原理を示す概念図、第１図（ｂ
ｌは本発明の半導体集積回路によって構成された２セル
のパターン配置を示すレイアウト図、 第２図はゲートアレイＬＳＩチップのレイアウトを示す
レイアウト図、 第３図（ａ）、 （ｂ）、 （Ｃ）はそれぞれ定電流型
ＥＣＬ ４人力ＯＲ／ＮＯＲの回路図、ブロック図及び
半導体集積回路のパターン図、 第４図（ａ）、 （ｂ）、 （Ｃ）はそれぞれ定電流型
ＥＣＬ ２人力ＮＯＲ回路の回路図、ブロック図及び半
導体集積回路のパターン図、 第５図（ａ）、 （ｂｌ、 （Ｃ１はそれぞれ定電流型
ＥＣＬＡＮＤ／ ＮＡＮＤ回路の回路図、ブロック図及
び半導体集積回路のパターン図、 第６図（ａ）、 （ｂ）、 （Ｃ）はそれぞれ定電流型
ＥＣＬＤ−ラッチ回路の回路図、ブロック図及び半導体
集積回路のパターン図、 第７図は従来のゲートアレイにおける４セルにおける配
置を示すレイアウト図である。 １５・・・セル、 １６・・・ｖ ｅ ｇ電源ライン、 １７・・・Ｖ ＣＣ電源ライン、 １８・・・ノイズリミッタ１氏抗、 １９・・・一層目チャネル領域、 ２０・・・二層目チャネル領域、 ２１・・・入力ゲートトランジスタ。 特許出願人 富士通株式会社 ２０２ｌ−６−７ｚし刊ｒ オ鉋明の一笑凭イ列め−Ｆ−俤図 瘍 １ 図 （ａ） 瘍 １ｒｌＡ ゲーヤアレイの平＠凹 １ｉｈ２ 繻 ｃｃ 定電ｉｌ”１ＥｃＬＡ人’ＣＯＲ／ＮＯＲ籐 ３ 回 （ａ） 第 ３ 図 （ｂ） ｃｃ ＶＥＩ： 定電ｉ型ＥＣＬ ２人力ＮＯＲ （ｂ） 定ｔ’ ７Ｕ ”ｉ−Ｉ ＭｆｉみＥＣＬ ＡＮＤ／Ｎ
ＡＮＤ 回ｍＶ！！ ５ 図 （ａ） 瘍 ５ 図 （ｂ） 又電３免１弾錠特みＤ−プ、７千回關 （ｂ）
ｌは本発明の半導体集積回路によって構成された２セル
のパターン配置を示すレイアウト図、 第２図はゲートアレイＬＳＩチップのレイアウトを示す
レイアウト図、 第３図（ａ）、 （ｂ）、 （Ｃ）はそれぞれ定電流型
ＥＣＬ ４人力ＯＲ／ＮＯＲの回路図、ブロック図及び
半導体集積回路のパターン図、 第４図（ａ）、 （ｂ）、 （Ｃ）はそれぞれ定電流型
ＥＣＬ ２人力ＮＯＲ回路の回路図、ブロック図及び半
導体集積回路のパターン図、 第５図（ａ）、 （ｂｌ、 （Ｃ１はそれぞれ定電流型
ＥＣＬＡＮＤ／ ＮＡＮＤ回路の回路図、ブロック図及
び半導体集積回路のパターン図、 第６図（ａ）、 （ｂ）、 （Ｃ）はそれぞれ定電流型
ＥＣＬＤ−ラッチ回路の回路図、ブロック図及び半導体
集積回路のパターン図、 第７図は従来のゲートアレイにおける４セルにおける配
置を示すレイアウト図である。 １５・・・セル、 １６・・・ｖ ｅ ｇ電源ライン、 １７・・・Ｖ ＣＣ電源ライン、 １８・・・ノイズリミッタ１氏抗、 １９・・・一層目チャネル領域、 ２０・・・二層目チャネル領域、 ２１・・・入力ゲートトランジスタ。 特許出願人 富士通株式会社 ２０２ｌ−６−７ｚし刊ｒ オ鉋明の一笑凭イ列め−Ｆ−俤図 瘍 １ 図 （ａ） 瘍 １ｒｌＡ ゲーヤアレイの平＠凹 １ｉｈ２ 繻 ｃｃ 定電ｉｌ”１ＥｃＬＡ人’ＣＯＲ／ＮＯＲ籐 ３ 回 （ａ） 第 ３ 図 （ｂ） ｃｃ ＶＥＩ： 定電ｉ型ＥＣＬ ２人力ＮＯＲ （ｂ） 定ｔ’ ７Ｕ ”ｉ−Ｉ ＭｆｉみＥＣＬ ＡＮＤ／Ｎ
ＡＮＤ 回ｍＶ！！ ５ 図 （ａ） 瘍 ５ 図 （ｂ） 又電３免１弾錠特みＤ−プ、７千回關 （ｂ）
Claims (2)
- （１）トランジスタと抵抗の組合わせからなり縦積みゲ
ートも結線可能な電流切換型論理回路用セルにおいて、
縦積みゲートの電流切換動作にともなうノイズを低減す
るノイズリミッタ抵抗を前記セルの外周囲近傍に配設し
、前記電流切換型論理回路の入力ゲート用トランジスタ
をセルの中央付近であって電源ライン間に配設すること
を特徴とする半導体集積回路。 - （２）前記ノイズリミッタ抵抗は、１個のセルの３辺の
近傍に配設されてなることを特徴とする特許請求の範囲
第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008392A JPS62166542A (ja) | 1986-01-18 | 1986-01-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008392A JPS62166542A (ja) | 1986-01-18 | 1986-01-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62166542A true JPS62166542A (ja) | 1987-07-23 |
| JPH051981B2 JPH051981B2 (ja) | 1993-01-11 |
Family
ID=11691923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008392A Granted JPS62166542A (ja) | 1986-01-18 | 1986-01-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62166542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124776A (en) * | 1989-03-14 | 1992-06-23 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925260A (ja) * | 1982-08-02 | 1984-02-09 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-01-18 JP JP61008392A patent/JPS62166542A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925260A (ja) * | 1982-08-02 | 1984-02-09 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124776A (en) * | 1989-03-14 | 1992-06-23 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051981B2 (ja) | 1993-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |