JPH07118508B2 - ゲートアレイ回路 - Google Patents
ゲートアレイ回路Info
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- JPH07118508B2 JPH07118508B2 JP61008393A JP839386A JPH07118508B2 JP H07118508 B2 JPH07118508 B2 JP H07118508B2 JP 61008393 A JP61008393 A JP 61008393A JP 839386 A JP839386 A JP 839386A JP H07118508 B2 JPH07118508 B2 JP H07118508B2
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- gate
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Description
【発明の詳細な説明】 〔概要〕 本発明は、トランジスタと抵抗とがあらかじめ配設され
た複数のセルからなり前記トランジスタ及び抵抗を所望
のECL回路またはCML回路等の電流切換型回路を実現する
ように配線してなるゲートセルアレイにおいて、電流切
換型回路の基準レベルを与えるための基準レベル発生回
路から発生される基準レベル信号が変動した際に、その
変動を防止するための容量を、各セルごとに分担して配
設することにより、各セルにとって必要な容量値に最適
化することができるようにしたものである。
た複数のセルからなり前記トランジスタ及び抵抗を所望
のECL回路またはCML回路等の電流切換型回路を実現する
ように配線してなるゲートセルアレイにおいて、電流切
換型回路の基準レベルを与えるための基準レベル発生回
路から発生される基準レベル信号が変動した際に、その
変動を防止するための容量を、各セルごとに分担して配
設することにより、各セルにとって必要な容量値に最適
化することができるようにしたものである。
本発明は半導体集積回路に係り、特に電流切換型ゲート
アレイ回路に関する。
アレイ回路に関する。
１つの基準レベル発生回路でいくつかのセルのゲートを
駆動する場合に、基準レベルにノイズが生じることが一
般に知られている。このノイズはゲートスピードを遅く
する原因となる。またこのノイズ量は駆動ゲート数に比
例する。従って高集積化されて多数のゲート数を有する
ECLゲートセルにおいては、そのゲートセルを駆動する
ための基準レベル発生回路として、各基準レベル発生回
路が駆動する各ゲートセルのゲート数に応じたノイズ防
止容量を設けている。従来、例えば第７図に示すように
４個のゲートセル1,1,1,1について１つの基準レベル発
生回路２によって駆動する場合、その基準レベルのノイ
ズを防止するための容量３を１つ設けていた。つまり４
個のセル1,1,1,1に対して１個のノイズ防止用容量３と
して、その４個分のゲートセルに対応した大きさを持つ
ようなものを選択して配設していた。
駆動する場合に、基準レベルにノイズが生じることが一
般に知られている。このノイズはゲートスピードを遅く
する原因となる。またこのノイズ量は駆動ゲート数に比
例する。従って高集積化されて多数のゲート数を有する
ECLゲートセルにおいては、そのゲートセルを駆動する
ための基準レベル発生回路として、各基準レベル発生回
路が駆動する各ゲートセルのゲート数に応じたノイズ防
止容量を設けている。従来、例えば第７図に示すように
４個のゲートセル1,1,1,1について１つの基準レベル発
生回路２によって駆動する場合、その基準レベルのノイ
ズを防止するための容量３を１つ設けていた。つまり４
個のセル1,1,1,1に対して１個のノイズ防止用容量３と
して、その４個分のゲートセルに対応した大きさを持つ
ようなものを選択して配設していた。
上記従来の基準レベル発生回路２のノイズ防止容量３
は、４個のセルの総ゲート数に対応した容量を持ってい
るので、１つのゲートセルのみを駆動する場合でも、４
個のゲートセル分に容量を用いることになり、最適化が
十分ではない上に、係るノイズ防止容量３は基準レベル
発生回路２内に設けられていたのでその面積も大として
いた。従って高集積化が十分には行えなかった。
は、４個のセルの総ゲート数に対応した容量を持ってい
るので、１つのゲートセルのみを駆動する場合でも、４
個のゲートセル分に容量を用いることになり、最適化が
十分ではない上に、係るノイズ防止容量３は基準レベル
発生回路２内に設けられていたのでその面積も大として
いた。従って高集積化が十分には行えなかった。
本発明は、上記問題点に鑑み、上記ノイズ防止用容量の
大きさを個々のゲートセルに応じた最適な値に設定可能
なゲートアレイ回路を提供することを目的とする。
大きさを個々のゲートセルに応じた最適な値に設定可能
なゲートアレイ回路を提供することを目的とする。
本発明は、高電位側電源と低電位側電源と、該電源間に
設けられる、トランジスタと抵抗の各素子が配設され電
流切換型回路を構成する複数のゲートセル、及び各ゲー
トセルを駆動するための基準レベル信号を発生する基準
レベル発生回路と、該基準レベル発生回路と前記高電位
側電源との間に設けられ、前記基準レベル信号が変動す
ることを防止するための各ゲートセルごとに設けられた
容量と、からなることを特徴とするものである。また、
これに加えて、前記基準レベル発生回路と前記各ゲート
セルごとに設けられた容量とは配線により電気的に接続
されてなることを特徴とするものである。
設けられる、トランジスタと抵抗の各素子が配設され電
流切換型回路を構成する複数のゲートセル、及び各ゲー
トセルを駆動するための基準レベル信号を発生する基準
レベル発生回路と、該基準レベル発生回路と前記高電位
側電源との間に設けられ、前記基準レベル信号が変動す
ることを防止するための各ゲートセルごとに設けられた
容量と、からなることを特徴とするものである。また、
これに加えて、前記基準レベル発生回路と前記各ゲート
セルごとに設けられた容量とは配線により電気的に接続
されてなることを特徴とするものである。
これにより、基準レベル発生回路のセル面積を小さくす
ることができ、かつ各セルごとに容量が配設されている
ために、そのノイズ防止容量の容量値を各セルの段数に
応じた所望の大きさに選択することができるので容量の
面積も小とでき、かつ１つの基準レベル発生回路によっ
て多数のゲート駆動を行うこともできる。
ることができ、かつ各セルごとに容量が配設されている
ために、そのノイズ防止容量の容量値を各セルの段数に
応じた所望の大きさに選択することができるので容量の
面積も小とでき、かつ１つの基準レベル発生回路によっ
て多数のゲート駆動を行うこともできる。
また、セルに伝えられる基準レベル発生回路からのノイ
ズを有効に低減する。
ズを有効に低減する。
以下本発明の一実施例を図面を参照して説明する。
第２図にはゲートアレイLSIチップレイアウトの例を示
すもので、チップ11の周辺部には信号の入出力用のパッ
ド12を配設しその内部にはI/Oバッファゲートセル13を
介して複数のゲートセルがマトリクス状に配設された内
部ゲートセル領域14が設けられている。
すもので、チップ11の周辺部には信号の入出力用のパッ
ド12を配設しその内部にはI/Oバッファゲートセル13を
介して複数のゲートセルがマトリクス状に配設された内
部ゲートセル領域14が設けられている。
第１図（ａ）には本発明に係る半導体集積回路の実施例
を示すもので、各セル21に対してそれぞれ基準レベル信
号のノイズ防止用の容量22を別々に配設し、例えば４個
のセル21の隣の領域にチャネル領域24を介して基準レベ
ル発生回路23を配設しさらにチャネル領域24を介して４
個のセル21を配設しまたそのセル21のそれぞれにも容量
22を別々に設けるようにしたものである。そして１つの
基準レベル発生回路23から各セルの容量22へ図示のごと
く配線を施すことにより、１つの基準レベル発生回路23
によって８個のセル21,21の容量22を個別に駆動するこ
とができる。なお、１つの基準レベル発生回路23によっ
て多数の例えば16個のセルを駆動するようにしてもよ
い。
を示すもので、各セル21に対してそれぞれ基準レベル信
号のノイズ防止用の容量22を別々に配設し、例えば４個
のセル21の隣の領域にチャネル領域24を介して基準レベ
ル発生回路23を配設しさらにチャネル領域24を介して４
個のセル21を配設しまたそのセル21のそれぞれにも容量
22を別々に設けるようにしたものである。そして１つの
基準レベル発生回路23から各セルの容量22へ図示のごと
く配線を施すことにより、１つの基準レベル発生回路23
によって８個のセル21,21の容量22を個別に駆動するこ
とができる。なお、１つの基準レベル発生回路23によっ
て多数の例えば16個のセルを駆動するようにしてもよ
い。
第１図（ｂ）には各セル21中のトランジスタ、抵抗の配
置パターンを拡大したものであり、本発明の要部である
ノイズ防止用容量22も各セル21ごとに、縦積みゲートの
ノイズ防止用のノイズリミッタ抵抗25の近くに設けられ
る。そして、図示しないがノイズ防止用容量22は基準レ
ベル発生回路23からの基準レベル信号Vrefラインに接続
される。なお入力ゲート用トランジスタ26はセル21の中
央部にノイズリミッタ抵抗25はセル21の外周部に配設さ
れる。
置パターンを拡大したものであり、本発明の要部である
ノイズ防止用容量22も各セル21ごとに、縦積みゲートの
ノイズ防止用のノイズリミッタ抵抗25の近くに設けられ
る。そして、図示しないがノイズ防止用容量22は基準レ
ベル発生回路23からの基準レベル信号Vrefラインに接続
される。なお入力ゲート用トランジスタ26はセル21の中
央部にノイズリミッタ抵抗25はセル21の外周部に配設さ
れる。
第１図（ｃ）は基準レベル発生回路23とノイズ防止容量
22及びECLゲートの一部27を回路図として示したもので
ある。すなわち基準レベル発生回路23は電源VCC,VEE間
に直列に接続されたトランジスタT01,T02と、トランジ
スタT02と共通のベースを有しコレクタがトランジスタT
01のベースに接続されたトランジスタT03とからなり、
トランジスタT02のコレクタと電源VCCとの間にノイズ防
止容量22が接続されている。
22及びECLゲートの一部27を回路図として示したもので
ある。すなわち基準レベル発生回路23は電源VCC,VEE間
に直列に接続されたトランジスタT01,T02と、トランジ
スタT02と共通のベースを有しコレクタがトランジスタT
01のベースに接続されたトランジスタT03とからなり、
トランジスタT02のコレクタと電源VCCとの間にノイズ防
止容量22が接続されている。
ノイズ防止用容量22は、基準レベル信号の変動を抑制す
ることにより、電流切換動作を高速化する働きをする。
なおノイズ防止用容量を電流切換型回路のコレクタに負
荷として配線すると、逆にゲート間の遅延を保証するこ
ともできる。本発明では、ノイズ防止用容量を各セルご
とに配置しているので、各セル毎のゲート数、遅延量を
考慮して最適値に設定することが可能である。
ることにより、電流切換動作を高速化する働きをする。
なおノイズ防止用容量を電流切換型回路のコレクタに負
荷として配線すると、逆にゲート間の遅延を保証するこ
ともできる。本発明では、ノイズ防止用容量を各セルご
とに配置しているので、各セル毎のゲート数、遅延量を
考慮して最適値に設定することが可能である。
以下に、トランジスタと抵抗との組合わせからなる１つ
のセルを用いて、ECLゲートの実施例につき詳細に説明
する。
のセルを用いて、ECLゲートの実施例につき詳細に説明
する。
第３図（ａ），（ｂ），（ｃ）はそれぞれ定電流型ECL4
入力OR/NOR回路の回路図、ブロック図、半導体パターン
図である。
入力OR/NOR回路の回路図、ブロック図、半導体パターン
図である。
まず、第３図（ａ），（ｂ）を用いて、ECLゲートを構
成する４入力OR/NOR回路を説明する。
成する４入力OR/NOR回路を説明する。
ベースエミッタ間の順方向電圧降下をVD（約0.7V）とす
る。トランジスタT6は定電流を作るものでI1＝（VCS−V
D−VEE）/R4のエミッタ電流によってそれにほぼ等しい
コレクタ電流を流す。トランジスタT1〜T4は共通エミッ
タ、共通コレクタのトランジスタであるからこれらの共
通エミッタとトランジスタT5のエミッタとが共通となっ
て電流切換型のOR/NORゲートを形成する。すなわち、例
えばT1の入力IN1がHighレベルとなるとVCCからR1,R2と
トランジスタT1のコレクタ・エミッタ間を介して定電流
I1＝（VCS−VD−VEE）/R4が流れ、T1〜T4の共通コレク
タ端子はVCC−（R1＋R2）×I1のLowレベルとなり、エミ
ッタフォロアトランジスタT7のエミッタはそれよりもVD
だけ低いLowレベルとなる。T1〜T4の入力のうち少なく
とも１つがHighレベルのときT7のエミッタはLowレベル
となるからNORゲートとして働く。一方、T1〜T4の入力I
N1,IN2,IN3,IN4のうち少なくとも１つがHighレベルのと
きT5はオフ状態であるから、TSのコレクタは Highレベルとなり、エミッタフォロアT8のエミッタはそ
れよりもVDだけ低いHighレベルとなる。従って、T8のエ
ミッタ出力はオア論理として働く。22は図示しない基準
レベル発生回路からVref端子に入力された基準レベル信
号のノイズ防止用容量であって、各セルごとにそのセル
のゲート段数に応じた大きさに選定される。
る。トランジスタT6は定電流を作るものでI1＝（VCS−V
D−VEE）/R4のエミッタ電流によってそれにほぼ等しい
コレクタ電流を流す。トランジスタT1〜T4は共通エミッ
タ、共通コレクタのトランジスタであるからこれらの共
通エミッタとトランジスタT5のエミッタとが共通となっ
て電流切換型のOR/NORゲートを形成する。すなわち、例
えばT1の入力IN1がHighレベルとなるとVCCからR1,R2と
トランジスタT1のコレクタ・エミッタ間を介して定電流
I1＝（VCS−VD−VEE）/R4が流れ、T1〜T4の共通コレク
タ端子はVCC−（R1＋R2）×I1のLowレベルとなり、エミ
ッタフォロアトランジスタT7のエミッタはそれよりもVD
だけ低いLowレベルとなる。T1〜T4の入力のうち少なく
とも１つがHighレベルのときT7のエミッタはLowレベル
となるからNORゲートとして働く。一方、T1〜T4の入力I
N1,IN2,IN3,IN4のうち少なくとも１つがHighレベルのと
きT5はオフ状態であるから、TSのコレクタは Highレベルとなり、エミッタフォロアT8のエミッタはそ
れよりもVDだけ低いHighレベルとなる。従って、T8のエ
ミッタ出力はオア論理として働く。22は図示しない基準
レベル発生回路からVref端子に入力された基準レベル信
号のノイズ防止用容量であって、各セルごとにそのセル
のゲート段数に応じた大きさに選定される。
第３図（ｃ）には第３図（ａ）及び（ｂ）に示した４入
力OR/NOR回路を本発明に従って配置されたゲートセル上
でいかに実現するかを示したものであり、各配線は太線
で示され、各トランジスタ及び抵抗及び入力及び出力は
それぞれ第３図（ａ）及び（ｂ）に示したものと対応す
るので同一符号を用いて示し、詳細な説明は省略する。
なお、セル21の両側辺部に重畳して二層目配線としてV
CC電源ライン31,VEE電源ライン32が設けられ、この電源
ライン31,32の間のセル21の中央部に入力ゲートトラン
ジスタ26を形成するトランジスタT1〜T4が配設される。
ノイズリミッタ抵抗用の抵抗25は、セルの外周部に配設
されているが、結線はされていない。ノイズ防止用容量
22は各セル21ごとに、セルの周辺部であってノイズリミ
ッタ抵抗25の近傍に設けられ、Vrefラインに配線によっ
て接続される。
力OR/NOR回路を本発明に従って配置されたゲートセル上
でいかに実現するかを示したものであり、各配線は太線
で示され、各トランジスタ及び抵抗及び入力及び出力は
それぞれ第３図（ａ）及び（ｂ）に示したものと対応す
るので同一符号を用いて示し、詳細な説明は省略する。
なお、セル21の両側辺部に重畳して二層目配線としてV
CC電源ライン31,VEE電源ライン32が設けられ、この電源
ライン31,32の間のセル21の中央部に入力ゲートトラン
ジスタ26を形成するトランジスタT1〜T4が配設される。
ノイズリミッタ抵抗用の抵抗25は、セルの外周部に配設
されているが、結線はされていない。ノイズ防止用容量
22は各セル21ごとに、セルの周辺部であってノイズリミ
ッタ抵抗25の近傍に設けられ、Vrefラインに配線によっ
て接続される。
第４図（ａ），（ｂ），（ｃ）はそれぞれ定電流型ECL2
入力NOR回路の回路図、ブロック図、半導体パターン図
である。
入力NOR回路の回路図、ブロック図、半導体パターン図
である。
まず、２入力NORECL回路を第４図（ａ），（ｂ），
（ｃ）を参照して説明する。
（ｃ）を参照して説明する。
トランジスタT4（T9）は定電流を作るものでI1＝（VSC
−VD−VEE）/R3（I2＝（VCS−VD−VEE）/R7）のエミッ
タ電流によって、それにほぼ等しいコレクタ電流を流
す。トランジスタT1,T2（T7,T6）は共通エミッタ・コレ
クタのトランジスタであるから、これらの共通エミッタ
とトランジスタT3（T8）のエミッタとが共通となって電
流切換型の２入力NORゲートを形成する。すなわち、T1
（T6）の入力IA1（IB1）がHighレベルとなると、VCCか
らR1（R5）,R2（R6）とトランジスタT1（T6）のコレク
タ・エミッタ間を介して前記定電流I1（I2）が流れ、
T1,T2（T6,T7）の共通コレクタはLowレベルとなり、エ
ミッタフォロアトランジスタT5（T10）のエミッタそれ
よりもVDだけ低いLowレベルとなる。T1,T2（T6,T7）の
入力IAl,IA2（IB1,IB2）のうち少なくとも１つがHighレ
ベルのときT5（T10）のエミッタはLowレベルとなるか
ら、２入力NORゲートとして働く。22は図示しない基準
レベル発生回路からVerf端子に入力された基準レベル信
号のノイズ防止用容量である。
−VD−VEE）/R3（I2＝（VCS−VD−VEE）/R7）のエミッ
タ電流によって、それにほぼ等しいコレクタ電流を流
す。トランジスタT1,T2（T7,T6）は共通エミッタ・コレ
クタのトランジスタであるから、これらの共通エミッタ
とトランジスタT3（T8）のエミッタとが共通となって電
流切換型の２入力NORゲートを形成する。すなわち、T1
（T6）の入力IA1（IB1）がHighレベルとなると、VCCか
らR1（R5）,R2（R6）とトランジスタT1（T6）のコレク
タ・エミッタ間を介して前記定電流I1（I2）が流れ、
T1,T2（T6,T7）の共通コレクタはLowレベルとなり、エ
ミッタフォロアトランジスタT5（T10）のエミッタそれ
よりもVDだけ低いLowレベルとなる。T1,T2（T6,T7）の
入力IAl,IA2（IB1,IB2）のうち少なくとも１つがHighレ
ベルのときT5（T10）のエミッタはLowレベルとなるか
ら、２入力NORゲートとして働く。22は図示しない基準
レベル発生回路からVerf端子に入力された基準レベル信
号のノイズ防止用容量である。
第４図（ｃ）には第４図（ａ）及び（ｂ）に示した２入
力NOR回路を本発明に従って配置されたゲートセル上で
いかに実現するかを示したものであり、各配線は太線で
示され、各トランジスタ及び抵抗及び入力及び出力はそ
れぞれ第４図（ａ）及び（ｂ）に示したものと対応する
ので同一符号を用いて示し、詳細な説明は省略する。な
お、セル21の両側辺部に重畳して二層目配線としてVCC
配線ライン31,VEE電源ライン32が設けられ、この電源ラ
イン31,32の間のセル21の中央部に入力ゲートトランジ
スタ26を形成するトランジスタT1〜T4が配設される。そ
して、ノイズリミッタ抵抗用の抵抗25は、セルの外周部
に配設されているが、結線はされていない。
力NOR回路を本発明に従って配置されたゲートセル上で
いかに実現するかを示したものであり、各配線は太線で
示され、各トランジスタ及び抵抗及び入力及び出力はそ
れぞれ第４図（ａ）及び（ｂ）に示したものと対応する
ので同一符号を用いて示し、詳細な説明は省略する。な
お、セル21の両側辺部に重畳して二層目配線としてVCC
配線ライン31,VEE電源ライン32が設けられ、この電源ラ
イン31,32の間のセル21の中央部に入力ゲートトランジ
スタ26を形成するトランジスタT1〜T4が配設される。そ
して、ノイズリミッタ抵抗用の抵抗25は、セルの外周部
に配設されているが、結線はされていない。
ノイズ防止用容量22は各セル21ごとに、セルの周辺部で
あってノイズリミッタ抵抗25の近傍に設けられ、Vrefラ
インに配線によって接続される。
あってノイズリミッタ抵抗25の近傍に設けられ、Vrefラ
インに配線によって接続される。
第５図（ａ），（ｂ），（ｃ）はそれぞれ定電流型ECLA
ND/NAND回路の回路図、ブロック図、半導体パターン図
である。
ND/NAND回路の回路図、ブロック図、半導体パターン図
である。
まず、縦積みECLAND/NAND回路を第５図（ａ），（ｂ）
を参照して説明する。
を参照して説明する。
ベース・エミッタ間の順方向電圧降下をVD（約0.7V）と
する。入力IB1,IB2,IA1,IA2が加えられるトランジスタT
7,T8及びT1,T2のそれぞれのペアは共通エミッタ、共通
コレクタで接続されているからオアゲートとして働く。
例えば、T7とT8のペアでT7のベースHighレベルVIが入力
されたとすると、T7のコレクタ・エミッタ間に電流が流
れ、トランジスタT4のベース端子にはVI−2VDのHighレ
ベルが入力される。すなわちT5のベースに入力されてい
る基準電圧Vref2の電圧値よりも高いレベルが入力され
る。従って、T5と共通エミッタとなって電流切換型のゲ
ートを構成しているので、T4がオン状態でT5がオフ状態
となり、T4のコレクタに定電流、すなわちI1＝（VCS−V
D−VEE）/R4の電流が流れる。この状態で更にトランジ
スタT1のベース入力であるIA1がT3のベース入力に印加
されている基準電圧Vref1よりも高い電圧となっている
とき、T1がT2の状態に無関係にオン状態となり、T3はオ
フ状態となる。従って、前記定電流はR1,R2とT1のコレ
クタ・エミッタ間及びT4のコレクタ・エミッタ間を介し
て流れることになる。T1またはT2の少なくとも１つのベ
ースにHighレベルが入力され、T7またはT8の少なくとも
１つのベースにHighレベルが印加されると、R1,R2及びT
1またはT2のどちらかを介して電流が流れ、その電流がT
4を介してT6のエミッタに流れることになる。このときT
1とT2の共通コレクタはVCC−（R1＋R2）×I1のLowレベ
ルとなり、T10のエミッタはそれよりもVDだけ低いLowレ
ベルとなり、NANDゲートとして働く。すなわち、例え
ば、T1またはT2がオンでT4がオンのときのみT10はLowレ
ベルとなる。このときT3はオフ状態であるからT3のコレ
クタ端子はVCC−R1I1のHighレベルとなり、T9のエミッ
タ端子はそれよりもVDだけ低いHighレベルとなる。すな
わち、T3のコレクタ端子の論理はT1,T2の共通コレクタ
端子の論理とは逆であるからANDとして働き、トランジ
スタT9のエミッタはその共通コレクタ端子の電圧よりVD
だけ低いが同じ論理であるからANDとして働く。22は図
示しない基準レベル発生回路からVerf端子に入力された
基準レベル信号のノイズ防止用容量である。また、ノイ
ズリミッタ端子25はT4,T5のコレクタ間に接続される。
する。入力IB1,IB2,IA1,IA2が加えられるトランジスタT
7,T8及びT1,T2のそれぞれのペアは共通エミッタ、共通
コレクタで接続されているからオアゲートとして働く。
例えば、T7とT8のペアでT7のベースHighレベルVIが入力
されたとすると、T7のコレクタ・エミッタ間に電流が流
れ、トランジスタT4のベース端子にはVI−2VDのHighレ
ベルが入力される。すなわちT5のベースに入力されてい
る基準電圧Vref2の電圧値よりも高いレベルが入力され
る。従って、T5と共通エミッタとなって電流切換型のゲ
ートを構成しているので、T4がオン状態でT5がオフ状態
となり、T4のコレクタに定電流、すなわちI1＝（VCS−V
D−VEE）/R4の電流が流れる。この状態で更にトランジ
スタT1のベース入力であるIA1がT3のベース入力に印加
されている基準電圧Vref1よりも高い電圧となっている
とき、T1がT2の状態に無関係にオン状態となり、T3はオ
フ状態となる。従って、前記定電流はR1,R2とT1のコレ
クタ・エミッタ間及びT4のコレクタ・エミッタ間を介し
て流れることになる。T1またはT2の少なくとも１つのベ
ースにHighレベルが入力され、T7またはT8の少なくとも
１つのベースにHighレベルが印加されると、R1,R2及びT
1またはT2のどちらかを介して電流が流れ、その電流がT
4を介してT6のエミッタに流れることになる。このときT
1とT2の共通コレクタはVCC−（R1＋R2）×I1のLowレベ
ルとなり、T10のエミッタはそれよりもVDだけ低いLowレ
ベルとなり、NANDゲートとして働く。すなわち、例え
ば、T1またはT2がオンでT4がオンのときのみT10はLowレ
ベルとなる。このときT3はオフ状態であるからT3のコレ
クタ端子はVCC−R1I1のHighレベルとなり、T9のエミッ
タ端子はそれよりもVDだけ低いHighレベルとなる。すな
わち、T3のコレクタ端子の論理はT1,T2の共通コレクタ
端子の論理とは逆であるからANDとして働き、トランジ
スタT9のエミッタはその共通コレクタ端子の電圧よりVD
だけ低いが同じ論理であるからANDとして働く。22は図
示しない基準レベル発生回路からVerf端子に入力された
基準レベル信号のノイズ防止用容量である。また、ノイ
ズリミッタ端子25はT4,T5のコレクタ間に接続される。
第５図（ｃ）には第５図（ａ）及び（ｂ）に示した4AND
/NAND回路を本発明に従って配置されたゲートセル上で
いかに実現するかを示したものであり、各配線は太線で
示され、各トランジスタ及び抵抗及び入力及び出力はそ
れぞれ第５図（ａ）及び（ｂ）に示したものと対応する
ので同一符号を用いて示し、詳細な説明は省略する。な
お、セル21の両側辺部に重畳して二層目配線としてVCC
電源ライン31,VEE電源ライン32が設けられ、この電源ラ
イン31,32の間のセル21の中央部に入力ゲートトランジ
スタ26を形成するトランジスタT1〜T4が配設される。そ
して、ノイズリミッタ抵抗25は、セルの外周部に配設さ
れている。ノイズ防止用容量22は各セル21ごとに、ノイ
ズリミッタ抵抗25の近傍に設けられ、Vrefラインに配線
によって接続される。
/NAND回路を本発明に従って配置されたゲートセル上で
いかに実現するかを示したものであり、各配線は太線で
示され、各トランジスタ及び抵抗及び入力及び出力はそ
れぞれ第５図（ａ）及び（ｂ）に示したものと対応する
ので同一符号を用いて示し、詳細な説明は省略する。な
お、セル21の両側辺部に重畳して二層目配線としてVCC
電源ライン31,VEE電源ライン32が設けられ、この電源ラ
イン31,32の間のセル21の中央部に入力ゲートトランジ
スタ26を形成するトランジスタT1〜T4が配設される。そ
して、ノイズリミッタ抵抗25は、セルの外周部に配設さ
れている。ノイズ防止用容量22は各セル21ごとに、ノイ
ズリミッタ抵抗25の近傍に設けられ、Vrefラインに配線
によって接続される。
第６図（ａ），（ｂ），（ｃ）はそれぞれ定電流型ECLD
−ラッチ回路の回路図、ブロック図、パターン図であ
る。
−ラッチ回路の回路図、ブロック図、パターン図であ
る。
まず、第６図（ａ），（ｂ）を参照して縦積みECLD−ラ
ッチ回路を説明する。
ッチ回路を説明する。
トランジスタT7とT8は共通エミッタとなっているから電
流切換型ゲートを構成し、その共通エミッタに接続され
たトランジスタT9によって、定電流 T7またはT8のどちらかのトランジスタのコレクタ・エミ
ッタ間に電流が流れる。例えば、T1のベース入力される
クロックCLKの電圧がVrのHighレベルであるとき、T7の
ベースにはその電圧よりもVI−2VDのHighレベルが印加
されT7がオン、T8がオフの状態を形成する。T3とT4は共
通エミッタとなり、しかもT4のコレクタがT11のエミッ
タ及びR8を介してT3のベースに接続され、T3のコレクタ
がT10のエミッタ及びR7を介してT4にベース接続されて
いるのでフリップフロップを構成している。例えば、T3
がオンでT4がオフとする場合、T3にはR1,R2を介して電
流がT3のコレクタ・エミッタ間そしてT7を介してI1の電
流が流れ、T10のエミッタにはV10＝｛VCC＋（R1＋R2）/
I1｝−VD（トランジスタT10ベース・エミッタ間電圧）
の電圧が加えられる。T10のエミッタにはI10＝V10−VEE
/（R7＋R5）が流れるからT4のベース端子にはV10−R7×
I10のLowレベルが加わる。すなわちT3ベースがHighレベ
ルのときにはT4のベースはLowとなり、オントランジス
タT3のコレクタはLowレベル、オフトランジスタT4のコ
レクタはHighレベルとなって双安定状態となる。同様に
T3がオフでT4がオンのときにはT3とT4のそれぞれのコレ
クタはそれぞれHighとLowのレベルとなって双安定状態
を形成する。T3がオンでT4がオフの状態でT2のＤ入力に
T4のコレクタ端子High状態と異なるLow状態が入力され
たとすると、T2と共通エミッタとなっているトランジス
タT6はオン状態となる。しかし、クロック入力がHighレ
ベルのときにはT8はオフ状態となっているのでT8のコレ
クタに接続されているT2,T6の共通エミッタには電流が
殆ど流れずノイズリミッタ抵抗25を介してわずかに流れ
るのみとなる。従って、この状態ではフリップフロップ
は変化せず、T3がオンでt4がオフのままである。このＤ
入力がLowになってから、クロック入力をLowレベルに落
すと、T7がオフでT8がオンとなる。すると、T6がオン状
態となることができるので、T6のコレクタ端子はR1,R3,
R6のコレクタ・エミッタ間、T8のコレクタ・エミッタ間
を介して定電流 流れ、T6のコレクタはLowレベルとなる。すなわち、T4
のコレクタもLowレベルになる。これがLowとなるとT11
がLowレベルとなりT3のベースがLowレベルとなる。すな
わち、T3がオンからオフ状態に変化する。T3がオフとな
るとT3のコレクタがHighレベルすなわち、VCC−R1I1と
なり、このHighレベルよりもT10のベースエミッタ間電
圧降下及びR7に流れる電圧降下を加えた電圧だけ低いHi
ghレベルがT4のベースに印加され、T4はオフからオン状
態状態となり、そのコレクタ端子はLowレベルとなる。
そして、再び双安定の状態となり、クロック入力がHigh
レベルになってもこの双安定状態は保持されることにな
る。
流切換型ゲートを構成し、その共通エミッタに接続され
たトランジスタT9によって、定電流 T7またはT8のどちらかのトランジスタのコレクタ・エミ
ッタ間に電流が流れる。例えば、T1のベース入力される
クロックCLKの電圧がVrのHighレベルであるとき、T7の
ベースにはその電圧よりもVI−2VDのHighレベルが印加
されT7がオン、T8がオフの状態を形成する。T3とT4は共
通エミッタとなり、しかもT4のコレクタがT11のエミッ
タ及びR8を介してT3のベースに接続され、T3のコレクタ
がT10のエミッタ及びR7を介してT4にベース接続されて
いるのでフリップフロップを構成している。例えば、T3
がオンでT4がオフとする場合、T3にはR1,R2を介して電
流がT3のコレクタ・エミッタ間そしてT7を介してI1の電
流が流れ、T10のエミッタにはV10＝｛VCC＋（R1＋R2）/
I1｝−VD（トランジスタT10ベース・エミッタ間電圧）
の電圧が加えられる。T10のエミッタにはI10＝V10−VEE
/（R7＋R5）が流れるからT4のベース端子にはV10−R7×
I10のLowレベルが加わる。すなわちT3ベースがHighレベ
ルのときにはT4のベースはLowとなり、オントランジス
タT3のコレクタはLowレベル、オフトランジスタT4のコ
レクタはHighレベルとなって双安定状態となる。同様に
T3がオフでT4がオンのときにはT3とT4のそれぞれのコレ
クタはそれぞれHighとLowのレベルとなって双安定状態
を形成する。T3がオンでT4がオフの状態でT2のＤ入力に
T4のコレクタ端子High状態と異なるLow状態が入力され
たとすると、T2と共通エミッタとなっているトランジス
タT6はオン状態となる。しかし、クロック入力がHighレ
ベルのときにはT8はオフ状態となっているのでT8のコレ
クタに接続されているT2,T6の共通エミッタには電流が
殆ど流れずノイズリミッタ抵抗25を介してわずかに流れ
るのみとなる。従って、この状態ではフリップフロップ
は変化せず、T3がオンでt4がオフのままである。このＤ
入力がLowになってから、クロック入力をLowレベルに落
すと、T7がオフでT8がオンとなる。すると、T6がオン状
態となることができるので、T6のコレクタ端子はR1,R3,
R6のコレクタ・エミッタ間、T8のコレクタ・エミッタ間
を介して定電流 流れ、T6のコレクタはLowレベルとなる。すなわち、T4
のコレクタもLowレベルになる。これがLowとなるとT11
がLowレベルとなりT3のベースがLowレベルとなる。すな
わち、T3がオンからオフ状態に変化する。T3がオフとな
るとT3のコレクタがHighレベルすなわち、VCC−R1I1と
なり、このHighレベルよりもT10のベースエミッタ間電
圧降下及びR7に流れる電圧降下を加えた電圧だけ低いHi
ghレベルがT4のベースに印加され、T4はオフからオン状
態状態となり、そのコレクタ端子はLowレベルとなる。
そして、再び双安定の状態となり、クロック入力がHigh
レベルになってもこの双安定状態は保持されることにな
る。
なおフリップフロップの出力はT4のコレクタ端子の電圧
をエミッタファロアT12を介して出力されている。クロ
ックがHigh状態であるとき、クリア入力CRをHighにする
と，トランジスタT5は強制的にオン状態となるので,T5
のコレクタ，従ってT4のコレクタは強制的にLowレベル
になり、T3のコレクタはHigh状態となる。すなわち、出
力端子Ｑは強制的にLowレベルとなる。22は図示しない
基準レベル発生回路からVerf端子に入力された基準レベ
ル信号のノイズ防止用容量である。
をエミッタファロアT12を介して出力されている。クロ
ックがHigh状態であるとき、クリア入力CRをHighにする
と，トランジスタT5は強制的にオン状態となるので,T5
のコレクタ，従ってT4のコレクタは強制的にLowレベル
になり、T3のコレクタはHigh状態となる。すなわち、出
力端子Ｑは強制的にLowレベルとなる。22は図示しない
基準レベル発生回路からVerf端子に入力された基準レベ
ル信号のノイズ防止用容量である。
第６図（ｃ）には第６図（ａ）及び（ｂ）に示した定電
流型ECLD−ラッチ回路を本発明に従って配置されたゲー
トセル上でいかに実現するかを示したものであり、各太
線は太線で示され、各トランジスタ及び抵抗及び入力及
び出力はそれぞれ第６図（ａ）及び（ｂ）に示したもの
と対応するので同一符号を用いて示し、詳細な説明は省
略する。なお、セル21の両側辺部に重畳して二層目配線
としてVCC電源ライン31,VEE電源ライン32が設けられ、
この電源ライン31,32の間のセル21の中央部に入力ゲー
トトランジスタ26を形成するトランジスタT1〜T4が配設
される。そして、ノイズリミッタ抵抗用の抵抗25は、セ
ルの外周部に配設されている。ノイズ防止用容量22は各
セル21ごとに、セル21の外周部であってノイズリミッタ
抵抗25の近傍に設けられ、Vrefラインに配線によって接
続される。
流型ECLD−ラッチ回路を本発明に従って配置されたゲー
トセル上でいかに実現するかを示したものであり、各太
線は太線で示され、各トランジスタ及び抵抗及び入力及
び出力はそれぞれ第６図（ａ）及び（ｂ）に示したもの
と対応するので同一符号を用いて示し、詳細な説明は省
略する。なお、セル21の両側辺部に重畳して二層目配線
としてVCC電源ライン31,VEE電源ライン32が設けられ、
この電源ライン31,32の間のセル21の中央部に入力ゲー
トトランジスタ26を形成するトランジスタT1〜T4が配設
される。そして、ノイズリミッタ抵抗用の抵抗25は、セ
ルの外周部に配設されている。ノイズ防止用容量22は各
セル21ごとに、セル21の外周部であってノイズリミッタ
抵抗25の近傍に設けられ、Vrefラインに配線によって接
続される。
ここで、第７図に示す従来例のレイアウト図と、本発明
の例えば第３図（Ｃ）に示す半導体集積回路のパターン
図とに形成される回路の模式的回路図を第８図に示す。
の例えば第３図（Ｃ）に示す半導体集積回路のパターン
図とに形成される回路の模式的回路図を第８図に示す。
同図において、Ｐが本発明の場合、Ｑが従来例の場合で
あって、図中における抵抗は例えばアルミニウム配線部
分が形成する抵抗に相当する。
あって、図中における抵抗は例えばアルミニウム配線部
分が形成する抵抗に相当する。
本発明においてはノイズ防止用容量は各セル毎にレイア
ウトされるため、基準レベル発生回路と電源との間には
形成されるがセルと該容量間には配線による抵抗は形成
されてはいない。これに対して、従来例では、セルと容
量間も配線によって結線されるため、そこに抵抗が介在
されることになる。
ウトされるため、基準レベル発生回路と電源との間には
形成されるがセルと該容量間には配線による抵抗は形成
されてはいない。これに対して、従来例では、セルと容
量間も配線によって結線されるため、そこに抵抗が介在
されることになる。
従って、従来例と比較すると、セルと容量間に抵抗が介
在されない本発明の方が、基準レベル発生回路から各セ
ルに伝えられるノイズを有効に低減できることになる。
在されない本発明の方が、基準レベル発生回路から各セ
ルに伝えられるノイズを有効に低減できることになる。
本発明によれば、ノイズ防止用容量を各セルごとに分担
して設けたので、１つの容量の大きさを１つのセルのゲ
ート数に応じて最適化することができ、１つのセルのみ
駆動する場合にはそのセルのゲート数に応じた大きさの
ノイズ防止用容量のみを用いればよい上に、１個の基準
レベル発生回路によって多数のセルのノイズ防止容量を
駆動することも可能である。
して設けたので、１つの容量の大きさを１つのセルのゲ
ート数に応じて最適化することができ、１つのセルのみ
駆動する場合にはそのセルのゲート数に応じた大きさの
ノイズ防止用容量のみを用いればよい上に、１個の基準
レベル発生回路によって多数のセルのノイズ防止容量を
駆動することも可能である。
また、基準レベル発生回路から各セルに伝えられるノイ
ズを有効に低減できる。
ズを有効に低減できる。
第１図（ａ）は本発明の一実施例を示すブロック図、 第１図（ｂ）は本発明に係る１つのセルのパターンを拡
大して示したレイアウト図、 第１図（ｃ）はECLゲート，基準レベル発生回路、及び
ノイズ防止用容量を示す回路図、 第２図はゲートアレイLSIチップのレイアウト図、 第３図（ａ），（ｂ），（ｃ）は本発明の一実施例を示
し、それぞれ定電流型ECL4入力OR/NOR回路の回路図，ブ
ロック図，半導体集積回路のパターン図、 第４図（ａ），（ｂ），（ｃ）は本発明の一実施例を示
し、それぞれ定電流型ECL2入力NOR回路の回路図，ブロ
ック図，半導体集積回路のパターン図、 第５図（ａ），（ｂ），（ｃ）は本発明の一実施例を示
し、それぞれ定電流型ECLAND/NAND回路の回路図，ブロ
ック図，半導体集積回路のパターン図、 第６図（ａ），（ｂ），（ｃ）はそれぞれ定電流型ECLD
ラッチの回路図，ブロック図，半導体集積回路のパター
ン図、 第７図は従来のセルと基準レベル発生回路とノイズ防止
容量との配置を示すレイアウト図、 第８図は従来例と本発明の一実施例の模式的回路図であ
る。 21……セル、 22……ノイズ防止用容量、 23……基準レベル発生回路、 24……チャネル領域、 25……ノイズリミッタ抵抗、 26……入力ゲート用トランジスタ。
大して示したレイアウト図、 第１図（ｃ）はECLゲート，基準レベル発生回路、及び
ノイズ防止用容量を示す回路図、 第２図はゲートアレイLSIチップのレイアウト図、 第３図（ａ），（ｂ），（ｃ）は本発明の一実施例を示
し、それぞれ定電流型ECL4入力OR/NOR回路の回路図，ブ
ロック図，半導体集積回路のパターン図、 第４図（ａ），（ｂ），（ｃ）は本発明の一実施例を示
し、それぞれ定電流型ECL2入力NOR回路の回路図，ブロ
ック図，半導体集積回路のパターン図、 第５図（ａ），（ｂ），（ｃ）は本発明の一実施例を示
し、それぞれ定電流型ECLAND/NAND回路の回路図，ブロ
ック図，半導体集積回路のパターン図、 第６図（ａ），（ｂ），（ｃ）はそれぞれ定電流型ECLD
ラッチの回路図，ブロック図，半導体集積回路のパター
ン図、 第７図は従来のセルと基準レベル発生回路とノイズ防止
容量との配置を示すレイアウト図、 第８図は従来例と本発明の一実施例の模式的回路図であ
る。 21……セル、 22……ノイズ防止用容量、 23……基準レベル発生回路、 24……チャネル領域、 25……ノイズリミッタ抵抗、 26……入力ゲート用トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/086 (72)発明者 中野渡 親寛 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭55−64438（ＪＰ，Ａ) ＮＥＣ ＲＥＳＥＡＲＣＨ ＆ ＤＥＶ ＥＬＯＰＭＥＮＴ Ｎｏ．28，Ｊａｎｕａ ｒｙ 1973，Ｐ．110〜136
Claims (2)
- 【請求項１】高電位側電源と低電位側電源と、該電源間
に設けられる、トランジスタと抵抗の各素子が配設され
電流切換型回路を構成する複数のゲートセル、及び各ゲ
ートセルを駆動するための基準レベル信号を発生する基
準レベル発生回路と、該基準レベル発生回路と前記高電
位側電源との間に設けられ、前記基準レベル信号が変動
することを防止するための各ゲートセルごとに設けられ
た容量と、からなることを特徴とするゲートアレイ回
路。 - 【請求項２】前記基準レベル発生回路と前記各ゲートセ
ルごとに設けられた容量とは、配線により電気的に接続
されてなることを特徴とする特許請求の範囲第１項記載
のゲートアレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008393A JPH07118508B2 (ja) | 1986-01-18 | 1986-01-18 | ゲートアレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008393A JPH07118508B2 (ja) | 1986-01-18 | 1986-01-18 | ゲートアレイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62166543A JPS62166543A (ja) | 1987-07-23 |
| JPH07118508B2 true JPH07118508B2 (ja) | 1995-12-18 |
Family
ID=11691946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008393A Expired - Fee Related JPH07118508B2 (ja) | 1986-01-18 | 1986-01-18 | ゲートアレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118508B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0493989A1 (en) * | 1990-12-31 | 1992-07-08 | International Business Machines Corporation | Masterslice chip cell providing a plurality of logic types |
-
1986
- 1986-01-18 JP JP61008393A patent/JPH07118508B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＮＥＣＲＥＳＥＡＲＣＨ＆ＤＥＶＥＬＯＰＭＥＮＴＮｏ．２８，Ｊａｎｕａｒｙ１９７３，Ｐ．１１０〜１３６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62166543A (ja) | 1987-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |