JPH0210582B2 - - Google Patents
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- JPH0210582B2 JPH0210582B2 JP59182419A JP18241984A JPH0210582B2 JP H0210582 B2 JPH0210582 B2 JP H0210582B2 JP 59182419 A JP59182419 A JP 59182419A JP 18241984 A JP18241984 A JP 18241984A JP H0210582 B2 JPH0210582 B2 JP H0210582B2
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- 238000010586 diagram Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Microelectronics & Electronic Packaging (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シングルチツプ構成、マルチチツプ
構成の両方に使用できる大規模集積回路チツプに
関する。
構成の両方に使用できる大規模集積回路チツプに
関する。
集積回路（IC）はICチツプをパツケージの台
座部に取付け、パツケージの端子ピンに対してワ
イヤボンデイング等による接続を行ない、蓋など
により密閉してなる。集積回路の規模即ちメモリ
であればメモリセル数、論理回路であればゲート
数は益々増大の一途を辿つており、大規模集積回
路はLSIと呼ばれるが、大規模化は素子の微細化
により行なわれ、チツプサイズは不変であるのが
普通である。これはチツプを大型化するとパター
ン精度を維持できない等の理由による。しかし素
子サイズは一定としてチツプ面積を２倍、３倍…
…にすれば集積回路の規模は２倍、３倍……にな
り、簡単に一層の大規模化を実現できることもま
た事実である。
座部に取付け、パツケージの端子ピンに対してワ
イヤボンデイング等による接続を行ない、蓋など
により密閉してなる。集積回路の規模即ちメモリ
であればメモリセル数、論理回路であればゲート
数は益々増大の一途を辿つており、大規模集積回
路はLSIと呼ばれるが、大規模化は素子の微細化
により行なわれ、チツプサイズは不変であるのが
普通である。これはチツプを大型化するとパター
ン精度を維持できない等の理由による。しかし素
子サイズは一定としてチツプ面積を２倍、３倍…
…にすれば集積回路の規模は２倍、３倍……にな
り、簡単に一層の大規模化を実現できることもま
た事実である。
そこで１つのLSIパツケージにLSIチツプを２
個、３個……と搭載することが考えられており、
これはマルチチツプ構成と呼ばれる。
個、３個……と搭載することが考えられており、
これはマルチチツプ構成と呼ばれる。
マルチチツプ構成の大規模集積回路は第５図に
示すように、単純に複数個のLSIチツプ１０Ａ，
１０Ｂ，１０Ｃをパツケージ１２の台座部１２Ａ
に取付け、各チツプのボンデイングパツドをワイ
ヤボンデイング１６により端子ピン１４に接続し
たものがある。この方式では各チツプ間の接続が
あるとしてもそれは端子ピン１４を通して行なわ
れ、従つて大規模集積回路が複数個ある場合と格
別変らない（プリント板上の占有面積は小になる
が）。チツプ間結線はパツケージに設けた配線を
通して行なう方式も考えられているが、この方式
では多層配線を備える専用パツケージが必要であ
る。パツケージ上ではチツプを密接配置して、第
６図に示すようにチツプ間の配線は各チツプの該
当ボンデイングパツドを直接ワイヤボンデイング
１６Ａにより行なう方式もある。この方式では専
用パツケージは不要であり（勿論チツプ搭載数に
応じてパツケージは大型化のものを用いる）、そ
してチツプ間配線の長さが短かくチツプ内配線長
とそれ程変らないから、これは内部素子を駆動す
るのと同じ能力及び速度で駆動できるという利点
がある。なおチツプ間配線は一般には信号線がそ
の対象であり、電源は端子ピンを通して結線され
るのが普通である。また、各チツプの外部との結
線は、通常のシングルチツプ構成のものと同様
に、ステージ周囲に配置されたポート１７とチツ
プのパツドをボンデイングワイヤ１６′で結ぶこ
とにより行なわれる。
示すように、単純に複数個のLSIチツプ１０Ａ，
１０Ｂ，１０Ｃをパツケージ１２の台座部１２Ａ
に取付け、各チツプのボンデイングパツドをワイ
ヤボンデイング１６により端子ピン１４に接続し
たものがある。この方式では各チツプ間の接続が
あるとしてもそれは端子ピン１４を通して行なわ
れ、従つて大規模集積回路が複数個ある場合と格
別変らない（プリント板上の占有面積は小になる
が）。チツプ間結線はパツケージに設けた配線を
通して行なう方式も考えられているが、この方式
では多層配線を備える専用パツケージが必要であ
る。パツケージ上ではチツプを密接配置して、第
６図に示すようにチツプ間の配線は各チツプの該
当ボンデイングパツドを直接ワイヤボンデイング
１６Ａにより行なう方式もある。この方式では専
用パツケージは不要であり（勿論チツプ搭載数に
応じてパツケージは大型化のものを用いる）、そ
してチツプ間配線の長さが短かくチツプ内配線長
とそれ程変らないから、これは内部素子を駆動す
るのと同じ能力及び速度で駆動できるという利点
がある。なおチツプ間配線は一般には信号線がそ
の対象であり、電源は端子ピンを通して結線され
るのが普通である。また、各チツプの外部との結
線は、通常のシングルチツプ構成のものと同様
に、ステージ周囲に配置されたポート１７とチツ
プのパツドをボンデイングワイヤ１６′で結ぶこ
とにより行なわれる。
ところで集積回路チツプでは、外部回路と接続
する出力段は、内部回路を駆動する出力段に比べ
て駆動能力を大にしてあり、外部回路との接続用
の配線が持つ寄生容量を充分高速で駆動できるよ
うにしてある。特にゲートアレイ方式またはマス
タスライス方式をとるLSIではチツプの周辺に駆
動能力の大きい出力段を配置し、その中従つてチ
ツプ中央部に内部ゲート用の駆動能力の小さい素
子を配置している。このようなLSIチツプを用い
てマルチチツプ方式の、チツプ間配線は各チツプ
のボンデイングパツドを利用してワイヤボンデイ
ングで直接行なう集積回路を製作すると、該チツ
プ間配線を駆動する出力段は駆動能力が過大で、
無駄な電力を消費し有害無益な発熱を招いている
ことになる。LSIチツプを、マルチチツプを予定
して作り、チツプ間配線駆動用出力段は内部ゲー
トと同じ小駆動能力にするということも可能であ
るが、これでは専用LSIチツプが必要になる。ま
た、LSIチツプの配置位置の違いにより異なるチ
ツプを必要とする。例えば、第６図のLSIチツプ
１０Ａと１０Ｂとでは、小駆動能力の出力段の配
置の異なるチツプとなる。勿論、LSIチツプはシ
ングルチツプ用、マルチチツプ用の区別なく、こ
れらに共通に製作できるのが好ましい。
する出力段は、内部回路を駆動する出力段に比べ
て駆動能力を大にしてあり、外部回路との接続用
の配線が持つ寄生容量を充分高速で駆動できるよ
うにしてある。特にゲートアレイ方式またはマス
タスライス方式をとるLSIではチツプの周辺に駆
動能力の大きい出力段を配置し、その中従つてチ
ツプ中央部に内部ゲート用の駆動能力の小さい素
子を配置している。このようなLSIチツプを用い
てマルチチツプ方式の、チツプ間配線は各チツプ
のボンデイングパツドを利用してワイヤボンデイ
ングで直接行なう集積回路を製作すると、該チツ
プ間配線を駆動する出力段は駆動能力が過大で、
無駄な電力を消費し有害無益な発熱を招いている
ことになる。LSIチツプを、マルチチツプを予定
して作り、チツプ間配線駆動用出力段は内部ゲー
トと同じ小駆動能力にするということも可能であ
るが、これでは専用LSIチツプが必要になる。ま
た、LSIチツプの配置位置の違いにより異なるチ
ツプを必要とする。例えば、第６図のLSIチツプ
１０Ａと１０Ｂとでは、小駆動能力の出力段の配
置の異なるチツプとなる。勿論、LSIチツプはシ
ングルチツプ用、マルチチツプ用の区別なく、こ
れらに共通に製作できるのが好ましい。
それ故本発明は専用パツケージ、専用LSIチツ
プのいずれも不要で、チツプ間配線は各チツプの
ボンデイングパツドを利用した直接配線方式をと
るが無駄な電力消費発生を回避することができる
LSIチツプを提供しようとするものである。
プのいずれも不要で、チツプ間配線は各チツプの
ボンデイングパツドを利用した直接配線方式をと
るが無駄な電力消費発生を回避することができる
LSIチツプを提供しようとするものである。
本発明はチツプ周辺に出力段トランジスタを配
設した大規模集積回路チツプにおいて、該出力段
トランジスタに、制御用トランジスタを備えて、
該制御用トランジスタをオンオフすることにより
出力段トランジスタの駆動能力を増減する回路を
設け、該制御用トランジスタのオンオフ信号入力
端を該出力段トランジスタが属する辺の単位で共
通な制御用ボンデイングパツドへ接続したことを
特徴とするが、次に実施例を参照しながら構成及
び作用を詳細に説明する。
設した大規模集積回路チツプにおいて、該出力段
トランジスタに、制御用トランジスタを備えて、
該制御用トランジスタをオンオフすることにより
出力段トランジスタの駆動能力を増減する回路を
設け、該制御用トランジスタのオンオフ信号入力
端を該出力段トランジスタが属する辺の単位で共
通な制御用ボンデイングパツドへ接続したことを
特徴とするが、次に実施例を参照しながら構成及
び作用を詳細に説明する。
第１図は本発明の実施例を示す。１０はLSIチ
ツプ、２０はその内部ゲート、２２はその周辺の
出力段、２４はボンデイングパツドである。この
LSIチツプ２４は、例えばマスタースライス方式
により作られたゲートアレイLSIなどであるが、
出力段は前述のように周辺部、すなわち矩形のチ
ツプであればその４辺に配設される。そして、こ
の出力段は制御用トランジスタを有し、そのオ
ン・オフによつて出力段駆動能力を大きいものと
小さいものに切換えることが可能な構成となつて
いる。チツプの１辺に配設された出力段の制御用
トランジスタは、その１隅に配設された制御用ボ
ンデイングパツド２６に接続されており、そこか
らオン・オフのための信号が供給される。また、
制御用ボンデイングパツド２６に隣接して電源
（VccまたはGND）用パツドが配設されている。
このLSIチツプは図示しないがパツケージに単独
でも又は複数個まとめてでも取付けられ、後者の
マルチチツプ構成の場合は各々のボンデイングパ
ツド間を直接に接続するワイヤボンデイングや導
電パターンの印刷されたフイルムボンデイング等
による低容量の相互配線をするのが好ましい。第
２図は１個のパツケージに６個のLSIチツプ１０
Ａ〜１０Ｆを構成したマルチチツプ構成の例を示
す。LSIチツプ１０Ａ〜１０Ｆはいずれも第１図
のLSIチツプ１０と同一構成からなる。
ツプ、２０はその内部ゲート、２２はその周辺の
出力段、２４はボンデイングパツドである。この
LSIチツプ２４は、例えばマスタースライス方式
により作られたゲートアレイLSIなどであるが、
出力段は前述のように周辺部、すなわち矩形のチ
ツプであればその４辺に配設される。そして、こ
の出力段は制御用トランジスタを有し、そのオ
ン・オフによつて出力段駆動能力を大きいものと
小さいものに切換えることが可能な構成となつて
いる。チツプの１辺に配設された出力段の制御用
トランジスタは、その１隅に配設された制御用ボ
ンデイングパツド２６に接続されており、そこか
らオン・オフのための信号が供給される。また、
制御用ボンデイングパツド２６に隣接して電源
（VccまたはGND）用パツドが配設されている。
このLSIチツプは図示しないがパツケージに単独
でも又は複数個まとめてでも取付けられ、後者の
マルチチツプ構成の場合は各々のボンデイングパ
ツド間を直接に接続するワイヤボンデイングや導
電パターンの印刷されたフイルムボンデイング等
による低容量の相互配線をするのが好ましい。第
２図は１個のパツケージに６個のLSIチツプ１０
Ａ〜１０Ｆを構成したマルチチツプ構成の例を示
す。LSIチツプ１０Ａ〜１０Ｆはいずれも第１図
のLSIチツプ１０と同一構成からなる。
第３図は、第２図のマルチチツプ構成のLSIチ
ツプをボンデイングした例を示す。この図で制御
用ボンデイングパツド２６は矢印の方向の１辺に
配設された出力段２２の制御用トランジスタに接
続されている。したがつて、制御用ボンデイング
パツド２６に加える電圧の大小により、制御用ト
ランジスタがオン・オフし、出力段駆動能力が大
または小に切換わる。
ツプをボンデイングした例を示す。この図で制御
用ボンデイングパツド２６は矢印の方向の１辺に
配設された出力段２２の制御用トランジスタに接
続されている。したがつて、制御用ボンデイング
パツド２６に加える電圧の大小により、制御用ト
ランジスタがオン・オフし、出力段駆動能力が大
または小に切換わる。
本例では隣接するチツプに接続される出力段２
２の駆動能力を小さくするため、その出力段２２
に接続の制御用ボンデイングパツド２６とGND
用の電源パツドを接続し、制御用ボンデイングパ
ツド２６を低電位とする。また、パツケージ外部
への出力用ポート１７に接続される出力段２２の
駆動能力は大きくするため、その出力段に接続の
制御用ボンデイングパツド２６とVcc電源用の電
源パツドを接続し、制御用ボンデイングパツド２
６を高電位とする。ここで、制御用ボンデイング
パツド２６に隣接して電源パツド２７が設けられ
ているので、そのパツドどうしの接続は容易にな
される。
２の駆動能力を小さくするため、その出力段２２
に接続の制御用ボンデイングパツド２６とGND
用の電源パツドを接続し、制御用ボンデイングパ
ツド２６を低電位とする。また、パツケージ外部
への出力用ポート１７に接続される出力段２２の
駆動能力は大きくするため、その出力段に接続の
制御用ボンデイングパツド２６とVcc電源用の電
源パツドを接続し、制御用ボンデイングパツド２
６を高電位とする。ここで、制御用ボンデイング
パツド２６に隣接して電源パツド２７が設けられ
ているので、そのパツドどうしの接続は容易にな
される。
本例では隣接するチツプに接続される出力段２
２の駆動能力を小さくするので、低消費電力化が
図られることになる。
２の駆動能力を小さくするので、低消費電力化が
図られることになる。
尚、本発明における制御用ボンデイングパツド
の配置は、必ずしもチツプの隅に設ける場合に限
るものでなく、１辺を構成する各出力段の制御用
トランジスタに接続されていて、高電位及び低電
位の電源用の電源パツドがそれぞれ近くに配置さ
れていればよい。
の配置は、必ずしもチツプの隅に設ける場合に限
るものでなく、１辺を構成する各出力段の制御用
トランジスタに接続されていて、高電位及び低電
位の電源用の電源パツドがそれぞれ近くに配置さ
れていればよい。
また、本発明のLSIチツプは１つのチツプのみ
搭載したシングルチツプ構成の場合でも、すべて
の出力段の駆動能力を大とすれば、適用可能であ
ることは言うまでもない。
搭載したシングルチツプ構成の場合でも、すべて
の出力段の駆動能力を大とすれば、適用可能であ
ることは言うまでもない。
次に第１図乃至第３図のLSIチツプにおける出
力段の例を第４図に示す。
力段の例を第４図に示す。
第４図でQ1は出力段トランジスタ、R0は負荷、
R1，R2は抵抗、Q2は制御用トランジスタである。
出力段トランジスタQ1の入力端INは内部ゲート
２０に接続され、出力段OUTはボンデイングパ
ツド２４に接続される。制御用トランジスタQ2
の入力端Ｖは制御用ボンデイングパツド２６に接
続される。出力段は一般に複数個あり、各々の
入／出力端IN／OUTはそれぞれの内部ゲートの
出力端及びボンデイングパツドに接続されるが、
制御用トランジスタQ2の入力端Q2は辺単位（チ
ツプは矩形であるから４辺の各辺単位）で共通に
制御用ボンデイングパツド２６（これは４隅に各
１個、計４個ある。勿論これはチツプ周辺のボン
デイングパツドの適宜のものを利用してよい）に
接続される。第４図ａの回路では制御用ボンデイ
ングパツドを電源Vccへ接続するとトランジスタ
Q2はオンになり、抵抗R2を通して出力段トラン
ジスタQ1に付加ベース電流が流れて該トランジ
スタの駆動能力が高まる。また該ボンデイングパ
ツドをグランドへ接続すればトランジスタQ2は
オフとなり、出力段トランジスタQ1のベース電
流は抵抗R1を通して供給されるもののみとなり、
該トランジスタQ1の駆動能力は低下する。従つ
てシングルチツプで使用するときは制御用ボンデ
イングパツド２６を電源Vccへ接続し、マルチチ
ツプで使用するときは該制御用ボンデイングパツ
ドをグランドへ接続すれば、出力段トランジスタ
の駆動能力を所望通りに変更することができる。
マルチチツプの場合は辺単位で隣りのチツプと対
向するから、出力段ドライバビリテイの変更を辺
単位で可能にしておくと好都合である。
R1，R2は抵抗、Q2は制御用トランジスタである。
出力段トランジスタQ1の入力端INは内部ゲート
２０に接続され、出力段OUTはボンデイングパ
ツド２４に接続される。制御用トランジスタQ2
の入力端Ｖは制御用ボンデイングパツド２６に接
続される。出力段は一般に複数個あり、各々の
入／出力端IN／OUTはそれぞれの内部ゲートの
出力端及びボンデイングパツドに接続されるが、
制御用トランジスタQ2の入力端Q2は辺単位（チ
ツプは矩形であるから４辺の各辺単位）で共通に
制御用ボンデイングパツド２６（これは４隅に各
１個、計４個ある。勿論これはチツプ周辺のボン
デイングパツドの適宜のものを利用してよい）に
接続される。第４図ａの回路では制御用ボンデイ
ングパツドを電源Vccへ接続するとトランジスタ
Q2はオンになり、抵抗R2を通して出力段トラン
ジスタQ1に付加ベース電流が流れて該トランジ
スタの駆動能力が高まる。また該ボンデイングパ
ツドをグランドへ接続すればトランジスタQ2は
オフとなり、出力段トランジスタQ1のベース電
流は抵抗R1を通して供給されるもののみとなり、
該トランジスタQ1の駆動能力は低下する。従つ
てシングルチツプで使用するときは制御用ボンデ
イングパツド２６を電源Vccへ接続し、マルチチ
ツプで使用するときは該制御用ボンデイングパツ
ドをグランドへ接続すれば、出力段トランジスタ
の駆動能力を所望通りに変更することができる。
マルチチツプの場合は辺単位で隣りのチツプと対
向するから、出力段ドライバビリテイの変更を辺
単位で可能にしておくと好都合である。
第４図ｂの場合は制御用ボンデイングパツド２
６をグランドへ接続するとトランジスタQ2はオ
ンになり、エミツタホロアの出力段トランジスタ
Q1の負荷抵抗R0に並列に抵抗R2が接続されて該
トランジスタの駆動能力が増加する。逆に、制御
用ボンデイングパツド２６を電源Vccへ接続する
とトランジスタQ2はオフとなり、抵抗R2は除か
れてトランジスタQ1の駆動能力は低下する。従
つてシングルチツプなら前者、マルチチツプなら
後者にすればよい。但し隣りのチツプに対向する
辺の出力段に対して、である。隣りのチツプに対
向しない辺の出力段は端子ピンに接続されるか
ら、マルチチツプでもシングルチツプと同じにし
ておく。
６をグランドへ接続するとトランジスタQ2はオ
ンになり、エミツタホロアの出力段トランジスタ
Q1の負荷抵抗R0に並列に抵抗R2が接続されて該
トランジスタの駆動能力が増加する。逆に、制御
用ボンデイングパツド２６を電源Vccへ接続する
とトランジスタQ2はオフとなり、抵抗R2は除か
れてトランジスタQ1の駆動能力は低下する。従
つてシングルチツプなら前者、マルチチツプなら
後者にすればよい。但し隣りのチツプに対向する
辺の出力段に対して、である。隣りのチツプに対
向しない辺の出力段は端子ピンに接続されるか
ら、マルチチツプでもシングルチツプと同じにし
ておく。
以上説明したように本発明では組立て時に辺単
位で出力段駆動能力をアセンブル時点で自由に変
更できるので、シングルチツプ構成、マルチチツ
プ構成を意識することなくただ一種類のLSIチツ
プを製作するだけでよいので経済的であり、また
マルチチツプ構成にしたとき過大な駆動能力を持
たず、無用な電力消費を招くことがない。また試
験時などは駆動能力が大きい方がよいが、このと
きは制御用ボンデイングパツドに加える電圧をそ
のように変えればよい、という利点がある。
位で出力段駆動能力をアセンブル時点で自由に変
更できるので、シングルチツプ構成、マルチチツ
プ構成を意識することなくただ一種類のLSIチツ
プを製作するだけでよいので経済的であり、また
マルチチツプ構成にしたとき過大な駆動能力を持
たず、無用な電力消費を招くことがない。また試
験時などは駆動能力が大きい方がよいが、このと
きは制御用ボンデイングパツドに加える電圧をそ
のように変えればよい、という利点がある。
第１図は本発明の実施例を示す説明図、第２図
は第１図のLSIチツプをマルチチツプ構成にした
例を示す説明図、第３図は本発明によるマルチチ
ツプ構成のボンデイング例を示す図、第４図は出
力段トランジスタの駆動能力を変更する回路例を
示す図、第５図及び第６図は従来のマルチチツプ
構成の説明図である。 図面でQ1は出力段トランジスタ、１０はLSIチ
ツプ、Q2は制御用トランジスタ、Ｖはオンオフ
信号入力端、２６は制御用ボンデイングパツド、
２７は電源パツドである。
は第１図のLSIチツプをマルチチツプ構成にした
例を示す説明図、第３図は本発明によるマルチチ
ツプ構成のボンデイング例を示す図、第４図は出
力段トランジスタの駆動能力を変更する回路例を
示す図、第５図及び第６図は従来のマルチチツプ
構成の説明図である。 図面でQ1は出力段トランジスタ、１０はLSIチ
ツプ、Q2は制御用トランジスタ、Ｖはオンオフ
信号入力端、２６は制御用ボンデイングパツド、
２７は電源パツドである。
Claims (1)
- 【特許請求の範囲】 １ チツプ周辺に出力段トランジスタを配設した
大規模集積回路チツプにおいて、 該出力段トランジスタに、制御用トランジスタ
を備えて、該制御用トランジスタをオンオフする
ことにより出力段トランジスタの駆動能力を増減
する回路を設け、該制御用トランジスタのオンオ
フ信号入力端を該出力段トランジスタが属する辺
の単位で共通な制御用ボンデイングパツドへ接続
したことを特徴とする大規模集積回路チツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182419A JPS6159865A (ja) | 1984-08-31 | 1984-08-31 | 大規模集積回路チツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182419A JPS6159865A (ja) | 1984-08-31 | 1984-08-31 | 大規模集積回路チツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159865A JPS6159865A (ja) | 1986-03-27 |
| JPH0210582B2 true JPH0210582B2 (ja) | 1990-03-08 |
Family
ID=16117953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182419A Granted JPS6159865A (ja) | 1984-08-31 | 1984-08-31 | 大規模集積回路チツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159865A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267748A (ja) * | 1988-09-01 | 1990-03-07 | Nec Corp | 半導体装置 |
| US7190604B2 (en) * | 2005-06-27 | 2007-03-13 | Lyontek Inc. | Capacity dividable memory IC |
-
1984
- 1984-08-31 JP JP59182419A patent/JPS6159865A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159865A (ja) | 1986-03-27 |
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