JPH0355981B2 - - Google Patents

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JPH0355981B2
JPH0355981B2 JP57230288A JP23028882A JPH0355981B2 JP H0355981 B2 JPH0355981 B2 JP H0355981B2 JP 57230288 A JP57230288 A JP 57230288A JP 23028882 A JP23028882 A JP 23028882A JP H0355981 B2 JPH0355981 B2 JP H0355981B2
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Description

【発明の詳細な説明】 発明の技術分野 本発明は、チツプ内の電源電圧を均一化する電
源端子を内蔵した半導体集積回路装置に関する。
従来技術と問題点 ECLゲートアレイは一般に２電源方式を採用
し、高電圧側をVcc、低電圧側をVEEと呼ぶこと
が多い。第１図はかかるLSI（大規模集積回路）
の電源系統に関するレイアウトで、１０はICチ
ツプ、２０はVcc側の配線パターン、３０，３
１，３２はVEE側の配線パターンである。配線パ
ターン２０，３０，３１は第１層のアルミニウム
（Al）配線層により形成される。尚、ICチツプ１
０内には第２図の如き基本ゲートを有する複数の
基体セルが形成されている。（図示せず）これに
対し、横方向の配線パターン３２はこれらと交叉
するように第２層のAl配線層により形成され、
そして第１層の配線パターンのうちVEE側の３
０，３１と・印個所３３でコンタクトする。Vcc
側の配線パターン２０は第１層で全て連結してお
り、且つ周辺に全体で６個のボンデイングパツド
２１が設けてある。これに対しVEE側については
両側の配線パターン３３に２個所ボンデイングパ
ツド３４があるに過ぎない。
縦方向に走るVEE側の配線パターン３０，３１
はそれぜれ独立していて前述したように横方向の
配線パターン３２で各所が接続されるが、パツド
３４に左右に２個所しかないので電源電圧VEEに
チツプ内でばらつきが生ずる。特に回路規模が大
きくなるにつれて消費電力が増加すると、低電圧
側電源といえどもその供給電圧のずれが平面的に
生じ、回路形成によつてはこれを無視できなくな
る。
例えば第２図に示すECLゲートはVEE側を基準
にして定電流源用のトランジスタQ1のベース電
圧Vcsを設定するが、VEEに差があると定電流に
差が生じ、ひいては出力電圧等に差が出る。この
差を吸収するにはエミツタ抵抗REの値を変える
等の手段をとり得るが、各エミツタ抵抗の値をゲ
ート位置に応じて変えるのは甚だ厄介で、実用性
に乏しい。尚、同図においてQ2，Q3は基準電圧
VBBと入力INに対する差動対を構成するトランジ
スタ、Q4，Q5は出力OUT、を得る出力段
のトランジスタである。
発明の目的 本発明は、電源端子の配置等を工夫してチツプ
内の電源電圧を均一化しようとするものである。
また集積回路では端子ピンの個数に制約を受ける
から、上記電源電圧の均一化は端子ピン数の増加
をもたらさずに行なおうとするものである。
発明の構成 本発明は、パツケージ基体上に形成した導電層
に集積回路チツプを取付け、該パツケージ基体に
形成した導電パターンと該集積回路チツプ上のパ
ツドとをワイヤで接続して成る半導体装置であつ
て、該パツケージ基体上に該導電層と接続され、
且つパツケージ外部には導出されない複数のワイ
ヤ接続用パツドを備えると共に、該集積回路チツ
プ上に該ワイヤ接続用パツドにワイヤを介して接
続される複数の電源パツドを備えていることを特
徴とするが、以下図示の実施例を参照しながらこ
れを詳細に説明する。
発明の実施例 第３図は本発明の一実施例を示すチツプ側のレ
イアウトで、第１図と同一部分には同一符号が付
してある。本例が第１図と異なる点は、４隅に
VEE用のパツド３５を追加し、且つここまで上下
の第２層配線パターン３２の端部を延長した点で
ある。このようにするとVEE側もVccと同様に周
囲に６箇所ボンデイングパツドができるので、内
部の電源電圧はVcc並みに均一化される。但し、
このことによつてパツケージの外部端子数が増加
することは好ましくない。
そこで本発明では第４図に示すように、パツド
３５に対しボンデイングワイヤ４０で接続される
パツケージ４１側のパツド４２は、パツド３４に
対応するパツド４３とは異なり外部端子（リー
ド）には接続しないようにする。代りに、パツケ
ージ４１底部の導電層（通常Au）４４にパツド
４２および４３を接続する。あるいは、パツケー
ジ４１は通常多層セラミツクなどで構成され、各
層に配線があつてこれらはスルーホールで連結さ
れるが、この場合はそのスルーホールでパツド４
２，４３を導電層４４へ接続する。このようにす
れば、導電層４４が通常Alより抵抗率の低い金
（Au）であることから、また仮にAuでなくとも
面積が広く低抵抗であるから電位的にはパツド４
２をパツケージ外に導出したとほぼ等価になる。
尚、４５はVcc用のパツド２１を外部リードにつ
なげるパツドである。
発明の効果 以上述べたように本発明によれば、パツケージ
の外部端子を増加させることなくチツプ内部の電
源電圧を均一化できる利点がある。
【図面の簡単な説明】
第１図は従来のLSIにおける電源系統のレイア
ウトを示す平面図、第２図はECLゲートの等価
回路図、第３図および第４図は本発明の一実施例
を示す構成図である。 図中、１０はチツプ、２０は電源高電圧の配線
パターン、３０〜３２は電源低電圧側配線パター
ン、２１，３４は電源パツド、３５は付加電源パ
ツド、４０はボンデイングワイヤ、４１はパツケ
ージ、４２は付加パツド、４３は低電位側配線パ
ターン周辺の左右の辺の電源パツドに接続される
スタツド、４４は導電層である。

Claims (1)

    【特許請求の範囲】
  1. １ パツケージ基体上に形成した導電層に集積回
    路チツプを取付け、該パツケージ基体に形成した
    導電パターンと該集積回路チツプ上のパツドとを
    ワイヤで接続して成る半導体装置であつて、該パ
    ツケージ基体上に該導電層と接続され、且つパツ
    ケージ外部には導出されない複数のワイヤ接続用
    パツドを備えると共に、該集積回路チツプ上に該
    ワイヤ接続用パツドにワイヤを介して接続される
    複数の電源パツドを備えていることを特徴とする
    半導体集積回路装置。
JP57230288A 1982-06-30 1982-12-29 半導体集積回路装置 Granted JPS59124151A (ja)

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JP57230288A JPS59124151A (ja) 1982-12-29 1982-12-29 半導体集積回路装置
DE89202020T DE3382727D1 (de) 1982-06-30 1983-06-30 Integrierte Halbleiterschaltungsanordnung.
EP83303805A EP0098173B1 (en) 1982-06-30 1983-06-30 Semiconductor integrated-circuit apparatus
EP89202020A EP0348017B1 (en) 1982-06-30 1983-06-30 Semiconductor integrated-circuit apparatus
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DE8383303805T DE3381460D1 (de) 1982-06-30 1983-06-30 Integrierte halbleiterschaltungsanordnung.
DE89202021T DE3382726D1 (de) 1982-06-30 1983-06-30 Integrierte Halbleiterschaltungsanordnung.
US07/229,724 US4904887A (en) 1982-06-30 1988-08-04 Semiconductor integrated circuit apparatus
US07/325,913 US4891729A (en) 1982-06-30 1989-03-20 Semiconductor integrated-circuit apparatus
US07/325,914 US4952997A (en) 1982-06-30 1989-03-20 Semiconductor integrated-circuit apparatus with internal and external bonding pads

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JPS59124151A JPS59124151A (ja) 1984-07-18
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