JPS59124151A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS59124151A
JPS59124151A JP57230288A JP23028882A JPS59124151A JP S59124151 A JPS59124151 A JP S59124151A JP 57230288 A JP57230288 A JP 57230288A JP 23028882 A JP23028882 A JP 23028882A JP S59124151 A JPS59124151 A JP S59124151A
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pad
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英治 杉山
Mitsuaki Natsume
夏目　光章
Toshiharu Saito
寿治 斉藤
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、チップ内の電源電圧を均一化する電源端子を
内蔵した半導体集積回路装置に関する。
従来技術と問題点 ＥＣＬゲートアレイは−・般に２電源方式を採用し、高
電圧側をＶｃｃ、低電圧側をＶＥＥと呼ぶことが多い。
第１図はかかるＬＳＩ（大規模集積回路）の電源系統に
関するレイアウトで、１０はＩＣチップ、２０はＶｃｃ
側の配線パターン、３０，３１．３２はＶＥＥ側の配線
パターンである。配線パターン２０，３０．３１は第１
Ｎのアルミニウム（Ａβ）配線層により形成される。尚
、ＩＣチップ１０内には第２図の如き基本ゲートを有す
る複数の基本セルが形成されている。（図示せず）これ
に対し、横方向の配線パターン３２はこれらと交叉する
ように第２層のＡＩ！配線層により形成され、そして第
１層の配線パターンのうちＶＥＥ側の３０．３１と・印
個所３３でコンタクトする。
Ｖｃｃ側の配線パターン２０は第１層で全て連結してお
り、且つ周辺に全体で６個のボンディングバンド２１が
設けである。これに対しＶＥＥ側については両側の配線
パターン３０に２個所ポンディングバンド３４があるに
過ぎない。
縦方向に走るＶＥＥ側の配線パターン３０，３１はそれ
ぞれ独立していて前述したように横方向の配線パターン
３２で各所が接続されるが、パッド３４が左右に２個所
しかないので電源電圧ＶＥＩＥにチップ内でばらつきが
生ずる。特に回路規模が大きくなるにつれて消費電力が
増加すると、低電圧側電源といえどもその供給電圧のず
れが平面的に生じ、回路形式によってはこれを無視でき
なくなる。
例えば第２図に示すＥＣＬゲートはＶＥＲ側を基準にし
て定電流源用のトランジスタＱ１のペース電圧Ｖｃｓを
設定するが、ＶＥＲに差があると定電流に差が生じ、ひ
いては出力電圧等に差が出る。この差を吸収するにはエ
ミッタ抵抗ＲＥの値を変える等の手段をとり得るが、各
エミッタ抵抗の値をゲート位置に応じて変えるのは甚だ
厄介で、実用性に乏しい。尚、同図においてＱ２．Ｑ３
は基準電圧ＶＢＢと入力ＩＮに対する差動対を構成する
トランジスタ、Ｑａ、Ｑ５は出力０ＬＪＴ、０「下を得
る出力段のトランジスタである。
発明の目的 本発明は、電源端子の配置等を工夫してチップ内の電源
電圧を均一化しようとするものである。また集積回路で
は端子ピンの個数に制約を受けるから、上記電源電圧の
均一化は端子ピン数の増加をもたらさずに行なおうとす
るものである。
発明の構成 本発明は、パッケージ基体上に形成した導電層に集積回
路チップを取付け、該パンケージ基体に形成した導電パ
ターンと該集積回路チップ上のパッドとをワイヤで接続
して成る半導体装置であって、該パッケージ基体上に該
導電層と接続され、且つパッケージ外部には導出されな
い複数のワイヤ接続用パッドを備えると共に、該集積回
路チップ上に該ワイヤ接続用パッドにワイヤを介して接
続される複数の電源パッドを備えていることを特徴とす
るが、以下図示の実施例を参照しながらこれを詳細に説
明する。
発明の実施例 第３図は本発明の一実施例を示すチップ例のレイアウト
で、第１図と同一部分には同一符号が付しである。本例
が第１図と異なる点は、４隅にＶＥＲ用のパッド３５を
追加し、且つここまで上下の第２層配線パターン３２の
端部を延長した点である。
このようにするとＶ’ＥＥ側もＶｃｃと同様に周囲に６
個所ポンディングパッドができるので、内部の電源電圧
はＶｃｃ並みに均一化される。但し、このことによって
パンケージの外部端子数が増加することは好ましくない
。
そこで本発明では第４図に示すように、バ・ノド３５に
対しボンディングワイヤ４０で接続されるパッケージ４
１例のパッド４２は、パッド３４に対応するパッド４３
とは異なり外部端子（リード）には接続しないようにす
る。代りに、パンケージ４１底部の導電層（通常Ａｕ）
４４にパッド４２および４３を接続する。あるいは、パ
ッケージ４１は通常多層セラミックなどで構成され、各
層に配線があってこれらはスルーホールで連結されるが
、この場合はそのスルーホールでパッド４２゜４３を導
電層４４へ接続する。このようにすれば、導電層４４が
通常Ａ１より抵抗率の低い金（Ａｕ）であることから、
また仮にＡｕでなくとも面積が広（低抵抗であるから電
位的にはパッド４２をパッケージ外に導出したとほぼ等
価になる。向、４５はＶｃｃ用のパッド２１を外部リー
ドにつなげるパッドである。
発明の効果 以上述べたように本発明によれば、パッケージの外部端
子を増加させることなくチップ内部の電源電圧を均一化
できる利点がある。
【図面の簡単な説明】
第１図は従来のＬＳＩにおける電源系統のレイアウトを
示す平面図、第２図はＥＣＬゲートの等価回路図、第３
図および第４図は本発明の一実施例を示す構成図である
。 図中、１０はチップ、２０は電源高電圧の配線パターン
、３０〜３２は電源低電圧側配線パターン、２１．３４
は電源パッド、３５は付加電源バンド、４０はボンディ
ングワイヤ、４１はパッケージ、４２は付加パッド、４
３は低電位側配線パターン周辺の左右の辺の電源パッド
に接続されるスタンド、４４は導電層である。

Claims (1)

    【特許請求の範囲】
  1. パッケージ基体上に形成した導電層に集積回路チップを
    取付け、該パンケージ基体に形成した導電パターンと該
    集積回路チップ上のパッドとをワイヤで接続して成る半
    導体装置であって、該パンケージ基体上に該導電層と接
    続され、且つパッケージ外部には導出されない複数のワ
    イヤ接続用バンドを備えると共に、該集積回路チップ上
    に該ワイヤ接続用パッドにワイヤを介して接続される複
    数の電源パッドを備えていることを特徴とする半導体集
    積回路装置。
JP57230288A 1982-06-30 1982-12-29 半導体集積回路装置 Granted JPS59124151A (ja)

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JP57230288A JPS59124151A (ja) 1982-12-29 1982-12-29 半導体集積回路装置
EP83303805A EP0098173B1 (en) 1982-06-30 1983-06-30 Semiconductor integrated-circuit apparatus
DE89202020T DE3382727D1 (de) 1982-06-30 1983-06-30 Integrierte Halbleiterschaltungsanordnung.
DE89202021T DE3382726D1 (de) 1982-06-30 1983-06-30 Integrierte Halbleiterschaltungsanordnung.
EP89202021A EP0344873B1 (en) 1982-06-30 1983-06-30 Semiconductor integrated-circuit apparatus
EP89202020A EP0348017B1 (en) 1982-06-30 1983-06-30 Semiconductor integrated-circuit apparatus
DE8383303805T DE3381460D1 (de) 1982-06-30 1983-06-30 Integrierte halbleiterschaltungsanordnung.
US07/229,724 US4904887A (en) 1982-06-30 1988-08-04 Semiconductor integrated circuit apparatus
US07/325,913 US4891729A (en) 1982-06-30 1989-03-20 Semiconductor integrated-circuit apparatus
US07/325,914 US4952997A (en) 1982-06-30 1989-03-20 Semiconductor integrated-circuit apparatus with internal and external bonding pads

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JPH0355981B2 JPH0355981B2 (ja) 1991-08-27

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