JPH04127563A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
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- JPH04127563A JPH04127563A JP24916090A JP24916090A JPH04127563A JP H04127563 A JPH04127563 A JP H04127563A JP 24916090 A JP24916090 A JP 24916090A JP 24916090 A JP24916090 A JP 24916090A JP H04127563 A JPH04127563 A JP H04127563A
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- 239000011347 resin Substances 0.000 claims abstract description 16
- 229920005989 resin Polymers 0.000 claims abstract description 16
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置用パッケージに関し、特に多層のリ
ードフレームを有する半導体装置用パッケージに関する
。
ードフレームを有する半導体装置用パッケージに関する
。
従来、かかる多層のリードフレームを有する半導体装置
用パッケージは、内部リードフレーム上に半導体チップ
が搭載され、ボンディングワイヤにより接続された後、
モールド樹脂で封止される。この樹脂封止されたパッケ
ージは外部リードを介してＩＣ実装基板に搭載されてい
る。
用パッケージは、内部リードフレーム上に半導体チップ
が搭載され、ボンディングワイヤにより接続された後、
モールド樹脂で封止される。この樹脂封止されたパッケ
ージは外部リードを介してＩＣ実装基板に搭載されてい
る。
第５図はかかる従来の一例を示す半導体装置用パッケー
ジの断面図である。
ジの断面図である。
第５図に示すように、かかるパッケージは図示省略して
いるが、四辺すべてに外部リードを突出させるものであ
り、その内部はダイパッドのない信号層となる内部リー
ドフレーム１と接地層２および電源層３の３枚の金属板
を有している。これら各金属板間は絶縁膜４を間に挟ん
でおり、絶縁を保っている。尚、接地層２と電源層３は
接続部５において内部リードフレーム１と同一面上の接
地ビンに対応するリードと電源ピンに対応するリードに
それぞれ接続されている。これら各リードは外部リード
６を介してモールド樹脂部７の外部に引き出されている
。また、半導体チップ８は銀ペースト等の導電性接着剤
１１を介して接地層２に搭載され、半導体チップ８上の
ポンディングパッドからボンディングワイヤ９を介して
接地層２、電源層３．内部リードフレーム１のいずれか
に接続されている。
いるが、四辺すべてに外部リードを突出させるものであ
り、その内部はダイパッドのない信号層となる内部リー
ドフレーム１と接地層２および電源層３の３枚の金属板
を有している。これら各金属板間は絶縁膜４を間に挟ん
でおり、絶縁を保っている。尚、接地層２と電源層３は
接続部５において内部リードフレーム１と同一面上の接
地ビンに対応するリードと電源ピンに対応するリードに
それぞれ接続されている。これら各リードは外部リード
６を介してモールド樹脂部７の外部に引き出されている
。また、半導体チップ８は銀ペースト等の導電性接着剤
１１を介して接地層２に搭載され、半導体チップ８上の
ポンディングパッドからボンディングワイヤ９を介して
接地層２、電源層３．内部リードフレーム１のいずれか
に接続されている。
第６図は第５図に示す半導体チップとリードフレーム近
傍の平面図である。
傍の平面図である。
第６図に示すように、半導体チップ８上のポンディング
パッド１６からは、上述したとおり、接地層２．電源層
３．内部リードフレーム１のいずれかとボンディングワ
イヤ９により接続される。
パッド１６からは、上述したとおり、接地層２．電源層
３．内部リードフレーム１のいずれかとボンディングワ
イヤ９により接続される。
第７図は第５図に示すパッケージを実装した状態の部分
断面図である。
断面図である。
第７図に示すように、この半導体装置用パッケージは外
部リード６とＩＣ（半導体集積回路）実装基板１２上の
電極パターンを接続して実装される。
部リード６とＩＣ（半導体集積回路）実装基板１２上の
電極パターンを接続して実装される。
上述した従来の半導体装置用パッケージは、ＩＣ実装基
板上の電源パターンおよび接地パターンとパッケージの
外部リードとを接続して使用されるため、電源及び接地
リードの寄生インダクタンスは、外部リード部分と内部
リード部分及びボンディングワイヤのインダクタンス成
分を加算した値になる。
板上の電源パターンおよび接地パターンとパッケージの
外部リードとを接続して使用されるため、電源及び接地
リードの寄生インダクタンスは、外部リード部分と内部
リード部分及びボンディングワイヤのインダクタンス成
分を加算した値になる。
しかるに、ＩＣの内部回路において、駆動能力が大きい
出力バッファ等が高速且つ多数同時にスイッチングした
際、上述したインダクタンス成分によりスイッチング雑
音が生じ、接地電位及び電源電位共に大きくバウンスす
る。
出力バッファ等が高速且つ多数同時にスイッチングした
際、上述したインダクタンス成分によりスイッチング雑
音が生じ、接地電位及び電源電位共に大きくバウンスす
る。
従来はこのバウンスによる回路の誤動作が問題となり、
特にＴＴＬ入力回路に間しては、ノイズマージンの点か
ら接地電位のバウンスにより誤動作を生ずるという欠点
がある。
特にＴＴＬ入力回路に間しては、ノイズマージンの点か
ら接地電位のバウンスにより誤動作を生ずるという欠点
がある。
本発明の目的は、かかる寄生インダクタンスによる影響
をなくし、耐雑音性等を向上させることのできる半導体
装置用パッケージを提供することにある。
をなくし、耐雑音性等を向上させることのできる半導体
装置用パッケージを提供することにある。
本発明の半導体装置用パッケージは、複数の金属板によ
り構成された多層のリードフレームのうち、ダイパッド
の機能を兼ねた接地層の両端を接地電極としてモールド
樹脂部の外部に形成し且つ信号端子及び電源端子に接続
されている外部リードとは異なる方向および位置から取
り出すことを特徴として構成される。
り構成された多層のリードフレームのうち、ダイパッド
の機能を兼ねた接地層の両端を接地電極としてモールド
樹脂部の外部に形成し且つ信号端子及び電源端子に接続
されている外部リードとは異なる方向および位置から取
り出すことを特徴として構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の第一の実施例を示す半導体装置用パッ
ケージの断面図である。
ケージの断面図である。
第１図に示すように、本実施例も従来例と同様にパッケ
ージを形成する四辺のすべてから端子となる外部リード
６が突出するように形成したパッケージを対象としてい
る。このパッケージは内部に接地層２と電源層３および
信号層になる内部リードフレーム１の３枚の金属板を有
し、各金属板間は、例えばポリイミドフィルム等の絶縁
膜４を挟み、絶縁を保っている。一方、半導体チップ８
は最下層である接地層２に導電性接着剤１１を用いフェ
イスアップで固定され、ボンディングワイヤ９により半
導体チップ８上のポンディングパッド（図示省略）と内
部リードフレーム１．接地層２、電源層３のそれぞれに
接続されている。また、電源層３は接続部５で内部リー
ドフレーム１上の電源ビンに対応するリードに接続され
、外部リード６からモールド樹脂部７の外部に引き出さ
れている。各信号線も内部リードフレーム１上の信号ピ
ンに対応するリードを経て外部リード６からモールド樹
脂部７の外部に引き出されている。
ージを形成する四辺のすべてから端子となる外部リード
６が突出するように形成したパッケージを対象としてい
る。このパッケージは内部に接地層２と電源層３および
信号層になる内部リードフレーム１の３枚の金属板を有
し、各金属板間は、例えばポリイミドフィルム等の絶縁
膜４を挟み、絶縁を保っている。一方、半導体チップ８
は最下層である接地層２に導電性接着剤１１を用いフェ
イスアップで固定され、ボンディングワイヤ９により半
導体チップ８上のポンディングパッド（図示省略）と内
部リードフレーム１．接地層２、電源層３のそれぞれに
接続されている。また、電源層３は接続部５で内部リー
ドフレーム１上の電源ビンに対応するリードに接続され
、外部リード６からモールド樹脂部７の外部に引き出さ
れている。各信号線も内部リードフレーム１上の信号ピ
ンに対応するリードを経て外部リード６からモールド樹
脂部７の外部に引き出されている。
更に、接地層２は外部リード６を使用せず、モールド樹
脂部７の下面に幅広の接地電極１０を形成し、接地層２
単独でモールド樹脂部７の外部に電極を取り出している
。
脂部７の下面に幅広の接地電極１０を形成し、接地層２
単独でモールド樹脂部７の外部に電極を取り出している
。
このように、本実施例は接地層２を外部リード６から取
り出さず、接地電極１２として取り出すことにより、外
部リード６及び内部リードフレーム１で生じる寄生イン
ダクタンス約３ （ｎＨ）に対して、接地電極１０の寄
生インダクタンスはその１１５程度になる。
り出さず、接地電極１２として取り出すことにより、外
部リード６及び内部リードフレーム１で生じる寄生イン
ダクタンス約３ （ｎＨ）に対して、接地電極１０の寄
生インダクタンスはその１１５程度になる。
第２図は第１図に示すパッケージを実装した状態の部分
断面図である。
断面図である。
第２図に示すように、かかる半導体装置用パッケージは
ＩＣ実装基板１２上の幅広の接地パターン１３と接地層
ｆ！１０を導電性接着剤１４で接続することにより、接
地電極１０の取り出し面積を大きくとることができ、接
地電極１０の有するインピーダンスを従来のパッケージ
と比較して減少させることが可能となる。従って、本実
施例では接地電極１０のインピーダンスを減少させられ
るので、耐雑音性にすぐれたパッケージを構成すること
ができる。
ＩＣ実装基板１２上の幅広の接地パターン１３と接地層
ｆ！１０を導電性接着剤１４で接続することにより、接
地電極１０の取り出し面積を大きくとることができ、接
地電極１０の有するインピーダンスを従来のパッケージ
と比較して減少させることが可能となる。従って、本実
施例では接地電極１０のインピーダンスを減少させられ
るので、耐雑音性にすぐれたパッケージを構成すること
ができる。
第３図は本発明の第二の実施例を示す半導体装置用パッ
ケージの断面図である。
ケージの断面図である。
第３図に示すように、本実施例は接地層２に導電性接着
剤１１を介して半導体チップ８をフェイスダウンで固定
するものであり、特に接地電極１０を外部リード６と異
なる方向および位置、すなわち上面に形成している。こ
れに伴ない、内部リードフレーム１の上方に電源層３お
よび接地層２が配置され、半導体チップ８は接地層２の
下側に配置される。この接地電極１０をパッケージの上
面に形成することにより、パッケージの実装形態も異っ
てくる。
剤１１を介して半導体チップ８をフェイスダウンで固定
するものであり、特に接地電極１０を外部リード６と異
なる方向および位置、すなわち上面に形成している。こ
れに伴ない、内部リードフレーム１の上方に電源層３お
よび接地層２が配置され、半導体チップ８は接地層２の
下側に配置される。この接地電極１０をパッケージの上
面に形成することにより、パッケージの実装形態も異っ
てくる。
第４図は第３図に示すパッケージを実装した状態の部分
断面図である。
断面図である。
第４図に示すように、本実施例のパッケージはＩＣ実装
基板１２とは別層の金属平板１５と接地を極１０を導電
性接着剤１４を介して接続することが可能になる。この
場合、外部リード６とＩＣ実装基板１２との接続は従来
例と同様になる。
基板１２とは別層の金属平板１５と接地を極１０を導電
性接着剤１４を介して接続することが可能になる。この
場合、外部リード６とＩＣ実装基板１２との接続は従来
例と同様になる。
本実施例においては、前述した第一の実施例と比較して
、接地電極１０に接続される図示省略した接地パターン
の面積が増加しており、結果的に第一の実施例よりイン
ピーダンスを低くすることができる。
、接地電極１０に接続される図示省略した接地パターン
の面積が増加しており、結果的に第一の実施例よりイン
ピーダンスを低くすることができる。
尚、上述した二つの実施例においては、パッケージの四
辺すべてから外部リードが配置される例を説明したが、
ＤＩＰ型パッケージについても同様に実施することがで
きる。
辺すべてから外部リードが配置される例を説明したが、
ＤＩＰ型パッケージについても同様に実施することがで
きる。
以上説明したように、本発明の半導体装置用パッケージ
は、接地電極をモールド樹脂部の外部に取り出す際、信
号線および電源線を接続した外部リードと異なる方向お
よび位置に接地電極を形成し且つそこから取り出すこと
により、外部リード部分及び内部リード部分で生じる寄
生インダクタンスによる影響をなくすとともに結果的に
接地電極のインピーダンスを減少させることを可能にし
、耐雑音性を向上できるという効果がある。
は、接地電極をモールド樹脂部の外部に取り出す際、信
号線および電源線を接続した外部リードと異なる方向お
よび位置に接地電極を形成し且つそこから取り出すこと
により、外部リード部分及び内部リード部分で生じる寄
生インダクタンスによる影響をなくすとともに結果的に
接地電極のインピーダンスを減少させることを可能にし
、耐雑音性を向上できるという効果がある。
【図面の簡単な説明】
第１図は本発明の第一の実施例を示す半導体装置用パッ
ケージの断面図、第２図は第１図に示すパッケージを実
装した状態の部分断面図、第３図は本発明の第二の実施
例を示す半導体装置用パッケージの断面図、第４図は第
３図に示すパッケージを実装した状態の部分断面図、第
５図は従来の一例を示す半導体装置用パッケージの断面
図、第６図は第５図に示す半導体チップとリードフレー
ム近傍の平面図、第７図は第５図に示すパ・７ケージを
実装した状態の部分断面図である。 １・・・内部リードフレーム、２・・・接地層、３・・
・電源層、４・・・絶縁膜、５・・・接続部、６・・・
外部リード、７・・・モールド樹脂部、８・・・半導体
チップ、９・・・ボンディングワイヤ、１０・・・接地
電極、１１゜１４・・・導電性接着剤、１３・・・接地
パターン、１５・・・金属平板。
ケージの断面図、第２図は第１図に示すパッケージを実
装した状態の部分断面図、第３図は本発明の第二の実施
例を示す半導体装置用パッケージの断面図、第４図は第
３図に示すパッケージを実装した状態の部分断面図、第
５図は従来の一例を示す半導体装置用パッケージの断面
図、第６図は第５図に示す半導体チップとリードフレー
ム近傍の平面図、第７図は第５図に示すパ・７ケージを
実装した状態の部分断面図である。 １・・・内部リードフレーム、２・・・接地層、３・・
・電源層、４・・・絶縁膜、５・・・接続部、６・・・
外部リード、７・・・モールド樹脂部、８・・・半導体
チップ、９・・・ボンディングワイヤ、１０・・・接地
電極、１１゜１４・・・導電性接着剤、１３・・・接地
パターン、１５・・・金属平板。
Claims (1)
- 複数の金属板により構成された多層のリードフレームの
うち、ダイパッドの機能を兼ねた接地層の両端を接地電
極としてモールド樹脂部の外部に形成し且つ信号端子及
び電源端子に接続されている外部リードとは異なる方向
および位置から取り出すことを特徴とする半導体装置用
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24916090A JPH04127563A (ja) | 1990-09-19 | 1990-09-19 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24916090A JPH04127563A (ja) | 1990-09-19 | 1990-09-19 | 半導体装置用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127563A true JPH04127563A (ja) | 1992-04-28 |
Family
ID=17188801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24916090A Pending JPH04127563A (ja) | 1990-09-19 | 1990-09-19 | 半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127563A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846076A (ja) * | 1994-06-09 | 1996-02-16 | Samsung Electron Co Ltd | 半導体パッケージのパッキング構造 |
| WO1996029737A1 (en) * | 1995-03-20 | 1996-09-26 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
| US5808357A (en) * | 1992-06-02 | 1998-09-15 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
-
1990
- 1990-09-19 JP JP24916090A patent/JPH04127563A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808357A (en) * | 1992-06-02 | 1998-09-15 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
| US6031280A (en) * | 1992-06-02 | 2000-02-29 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
| US6271583B1 (en) | 1992-06-02 | 2001-08-07 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
| JPH0846076A (ja) * | 1994-06-09 | 1996-02-16 | Samsung Electron Co Ltd | 半導体パッケージのパッキング構造 |
| US5569955A (en) * | 1994-09-16 | 1996-10-29 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
| WO1996029737A1 (en) * | 1995-03-20 | 1996-09-26 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
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