JPS6189658A - マルチチツプ構成の半導体装置 - Google Patents
マルチチツプ構成の半導体装置Info
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- JPS6189658A JPS6189658A JP21170684A JP21170684A JPS6189658A JP S6189658 A JPS6189658 A JP S6189658A JP 21170684 A JP21170684 A JP 21170684A JP 21170684 A JP21170684 A JP 21170684A JP S6189658 A JPS6189658 A JP S6189658A
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- pads
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- chip
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- pad
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体装置、詳しくはマスタースライス方式で
形成されたチップを２個以上搭載した半導体装置に関す
る。
形成されたチップを２個以上搭載した半導体装置に関す
る。
マスタースライス方式においては、１個のシリコンチッ
プ上にＬＳＩを形成するときに配線／マターン以外を固
定してお（が、この配線ツクターンのみを品種によって
変更することによって顧客の要求する集積回路を提供す
るものである。マスタースライス方式の半導体チップ（
以下チ・ンプという）は第３図に模式的に示され、図に
おいて、１は半導体チップ、２は入出力（Ｉｌｏ ）
／＜７ド、３番ま１１０セル領域、４は電源パッド、５
はグランドパッドをそれぞれ示し、チップのＩ１０パッ
ド２で囲まれた中央部分には内部セルが多数個配設され
ている。
プ上にＬＳＩを形成するときに配線／マターン以外を固
定してお（が、この配線ツクターンのみを品種によって
変更することによって顧客の要求する集積回路を提供す
るものである。マスタースライス方式の半導体チップ（
以下チ・ンプという）は第３図に模式的に示され、図に
おいて、１は半導体チップ、２は入出力（Ｉｌｏ ）
／＜７ド、３番ま１１０セル領域、４は電源パッド、５
はグランドパッドをそれぞれ示し、チップのＩ１０パッ
ド２で囲まれた中央部分には内部セルが多数個配設され
ている。
第３図に示したチップを複数個例えば２個を１・つのパ
ッケージ内に配設しようとすると、一方〇チップの Ｉ
１０バッファー、Ｉ１０バ・νＦを介して他方のチップ
のＩ１０パッド、 Ｉ１０バッファーを介して接続しな
ければならず、電力消費量の多いＩ１０バッファーを介
するので電力消費量が増大し、更には操作時間が長くな
る、などの問題がある。
ッケージ内に配設しようとすると、一方〇チップの Ｉ
１０バッファー、Ｉ１０バ・νＦを介して他方のチップ
のＩ１０パッド、 Ｉ１０バッファーを介して接続しな
ければならず、電力消費量の多いＩ１０バッファーを介
するので電力消費量が増大し、更には操作時間が長くな
る、などの問題がある。
本発明は、上記問題点を解消した同じマスタースライス
方式のチップを使う複数チップ構成の半導体装置を提供
するもので、その手段は、マスタースライス方式で作ら
れ中央部分に内部セルをもった半導体チップを２個以上
搭載したパンケージにおいて、前記半導体チップの対向
辺には相互接続用の入力／出力パッドが設けられ、該入
力／出力パッドは内部セルに接続され、半導体チップの
対向しない辺には外部入力／出力パッドと入力／出カバ
γファーが配置され、前記対向辺の入力／出力パッドを
チップ間で接続することによって２個以上の半導体チッ
プを相互接続することを特徴とする半導体チップによっ
て構成される。
方式のチップを使う複数チップ構成の半導体装置を提供
するもので、その手段は、マスタースライス方式で作ら
れ中央部分に内部セルをもった半導体チップを２個以上
搭載したパンケージにおいて、前記半導体チップの対向
辺には相互接続用の入力／出力パッドが設けられ、該入
力／出力パッドは内部セルに接続され、半導体チップの
対向しない辺には外部入力／出力パッドと入力／出カバ
γファーが配置され、前記対向辺の入力／出力パッドを
チップ間で接続することによって２個以上の半導体チッ
プを相互接続することを特徴とする半導体チップによっ
て構成される。
複数個のチップを搭載した上記半導体バ・ノケージにお
いて、各チップはマスタースライス方式で作られ、各チ
ップの中央部分には複数の内部セルが配置され、隣り合
うチップの対向辺にはそれぞれチップ相互接続（インタ
ーチップ）用の Ｉ１０パッドが設けられ、その各１１
０パツドは内部セルに直接接続され、 Ｉ１０セルは設
けることなく、Ｉ１０パッドを出力パッドとして使う場
合、出力パッドに接続された内部ゲートを例えばＩ１０
パッド２個分の容量をドライブできるようにチ・ノブ内
の配線を変えて抵抗を落すなどし、入カバ・ノドとして
使う場合は入力パッドに接続された内部ゲートは通常の
内部ゲートと同一にし、かかる対向辺のインターフェイ
スによって隣り合うチップを互いに接続するので、電力
消費量が少なく、スピードが早くなり、かつ、 Ｉ１０
セルを省くためにその分だけ内部セル品□数を増やすこ
とができるのである。
いて、各チップはマスタースライス方式で作られ、各チ
ップの中央部分には複数の内部セルが配置され、隣り合
うチップの対向辺にはそれぞれチップ相互接続（インタ
ーチップ）用の Ｉ１０パッドが設けられ、その各１１
０パツドは内部セルに直接接続され、 Ｉ１０セルは設
けることなく、Ｉ１０パッドを出力パッドとして使う場
合、出力パッドに接続された内部ゲートを例えばＩ１０
パッド２個分の容量をドライブできるようにチ・ノブ内
の配線を変えて抵抗を落すなどし、入カバ・ノドとして
使う場合は入力パッドに接続された内部ゲートは通常の
内部ゲートと同一にし、かかる対向辺のインターフェイ
スによって隣り合うチップを互いに接続するので、電力
消費量が少なく、スピードが早くなり、かつ、 Ｉ１０
セルを省くためにその分だけ内部セル品□数を増やすこ
とができるのである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に本発明の一実施例が平面図で示され、図におい
て、１１はパッケージ本体、１２はチップ、Ａはインタ
ーチップ用電源パッド、Ｂはインターチップ用 Ｉ１０
パッドの配列、Ｃはインターチップ用液通常電源用パッ
ド、Ｄは通常Ｉ１０パッドとパンファーゲートの配列、
Ｅは通常電源パッド、Ｆは内部ゲートブロック（ゲート
アレイ型）を示す。そして、第１図のように４個のチッ
プで構成した場合これらの部分は、内部ゲートブロック
Ｆを除いて、ＡＥを結ぶ軸に立てた平面に対してほぼ鏡
映になる如くに配置する。これは同じマスタースライス
チップでマルチチップを構成するためである。従って、
Ｉ１０パッドとパンファーゲートの配列りと電源パッ
ドＥの配置は上記以外の配置も可能である。
て、１１はパッケージ本体、１２はチップ、Ａはインタ
ーチップ用電源パッド、Ｂはインターチップ用 Ｉ１０
パッドの配列、Ｃはインターチップ用液通常電源用パッ
ド、Ｄは通常Ｉ１０パッドとパンファーゲートの配列、
Ｅは通常電源パッド、Ｆは内部ゲートブロック（ゲート
アレイ型）を示す。そして、第１図のように４個のチッ
プで構成した場合これらの部分は、内部ゲートブロック
Ｆを除いて、ＡＥを結ぶ軸に立てた平面に対してほぼ鏡
映になる如くに配置する。これは同じマスタースライス
チップでマルチチップを構成するためである。従って、
Ｉ１０パッドとパンファーゲートの配列りと電源パッ
ドＥの配置は上記以外の配置も可能である。
インターチップ用ｒ１０パッド配列Ｂは隣り合う２個の
チップの対向辺上にそれぞれ配置し、Ｉ１０パッドを出
力パッドとして使う場合は出力パッドに接続された内部
ゲートをパッド容量２個分をドライブできるように変更
する。そのためには、プルアップ抵抗をつけるとか、オ
フ八ソファ抵抗を低くするとかする。そしてＩ１０パッ
ドを入力パッドとして使う場合は、入カバノドに接続す
る内部ゲートは特別な変更はしない。要は、特別にゲー
トを設けることなく、 Ｉ１０パッドにつながるゲート
を変えればよい。マスタースライス方式のチップにおい
ては、 Ｉ１０パッドに加えてＩ１０バッファーを設け
、チップの内部と外部とのレベル差に対処するが、上記
実施例においては前記の構成により Ｉ１０バッファー
は設けなくてもよい。
チップの対向辺上にそれぞれ配置し、Ｉ１０パッドを出
力パッドとして使う場合は出力パッドに接続された内部
ゲートをパッド容量２個分をドライブできるように変更
する。そのためには、プルアップ抵抗をつけるとか、オ
フ八ソファ抵抗を低くするとかする。そしてＩ１０パッ
ドを入力パッドとして使う場合は、入カバノドに接続す
る内部ゲートは特別な変更はしない。要は、特別にゲー
トを設けることなく、 Ｉ１０パッドにつながるゲート
を変えればよい。マスタースライス方式のチップにおい
ては、 Ｉ１０パッドに加えてＩ１０バッファーを設け
、チップの内部と外部とのレベル差に対処するが、上記
実施例においては前記の構成により Ｉ１０バッファー
は設けなくてもよい。
上記の配列によって、２個のチップの対向辺に配置され
た Ｉ１０バッドを図示の如くにワイヤ１３で接続する
と、 Ｉ１０パッドは内部セルに接続されているので、
一方のチップの内部セルは他方のチップの内部セルに相
互接続され、 Ｉ１０ハソファーを用いることをしない
ので、マルチチップ構成において、消費電力の節減、ス
ピード上昇の効果が得られるだけでなく、 Ｉ１０セル
に相当するチップ面積が節約されるので内部セルの数を
増やすことが可能になる。
た Ｉ１０バッドを図示の如くにワイヤ１３で接続する
と、 Ｉ１０パッドは内部セルに接続されているので、
一方のチップの内部セルは他方のチップの内部セルに相
互接続され、 Ｉ１０ハソファーを用いることをしない
ので、マルチチップ構成において、消費電力の節減、ス
ピード上昇の効果が得られるだけでなく、 Ｉ１０セル
に相当するチップ面積が節約されるので内部セルの数を
増やすことが可能になる。
インターチップ周数通常電源用パッドＣは、前記した如
く対称的に配置されているので、チップを組合せたとき
ワイヤ１４によるチップ間の連絡だけでなく、外部との
接続が具合良くとれる利点がある。
く対称的に配置されているので、チップを組合せたとき
ワイヤ１４によるチップ間の連絡だけでなく、外部との
接続が具合良くとれる利点がある。
本発明の他の実施例は第２図に示される。この実施例に
おいても、２個のチップの対向辺にはインターチップ用
Ｉ１０パッド配列Ｂが設けられているので、第１図の
実施例と同様の効果が得られる。なお、以上の説明はチ
ップを２個、４個配設する場合についてであったが、本
発明の適用範囲はその場合に限定されるものではない。
おいても、２個のチップの対向辺にはインターチップ用
Ｉ１０パッド配列Ｂが設けられているので、第１図の
実施例と同様の効果が得られる。なお、以上の説明はチ
ップを２個、４個配設する場合についてであったが、本
発明の適用範囲はその場合に限定されるものではない。
そして、マルチチップ構成はすべて同一構造のマスター
スライスチップによって得られ、プローブテストが容易
になされ、また量産性が良いという利点がある。
スライスチップによって得られ、プローブテストが容易
になされ、また量産性が良いという利点がある。
以上説明したように本発明によれば、マスタースライス
方式のチップのマルチチップ構成が低消費電力で、スピ
ードイに下を招くことなく可能となり、また、 Ｉ１０
セルを省略することによって内部セルの数を増やすこと
が可能になり、更にはプローブテストの実施が容易、量
産性が良いという効果がある。
方式のチップのマルチチップ構成が低消費電力で、スピ
ードイに下を招くことなく可能となり、また、 Ｉ１０
セルを省略することによって内部セルの数を増やすこと
が可能になり、更にはプローブテストの実施が容易、量
産性が良いという効果がある。
第１図と第２図は本発明実施例の平面図、第３図はマス
タースライス方式のチップの概略平面図である。 図中、１１は半導体パンケージ本体、１２はチップ、１
３はチップ相互接続用ワイヤ、Ａはインターチップ用電
源バッド、Ｂはインターチップ用 １１０バ・７ド配列
、Ｃはインターチップ周数通常電源用パッド、Ｄは通常
Ｉ１０パッドとバフファーゲートの配列、Ｅは通常電源
パン、、ド、Ｆはゲートアレイ型の内部ゲート、をそれ
ぞ□れ示す。 代理人 弁理士 松 岡 宏四部、Ｌ、１第１図 第３５
タースライス方式のチップの概略平面図である。 図中、１１は半導体パンケージ本体、１２はチップ、１
３はチップ相互接続用ワイヤ、Ａはインターチップ用電
源バッド、Ｂはインターチップ用 １１０バ・７ド配列
、Ｃはインターチップ周数通常電源用パッド、Ｄは通常
Ｉ１０パッドとバフファーゲートの配列、Ｅは通常電源
パン、、ド、Ｆはゲートアレイ型の内部ゲート、をそれ
ぞ□れ示す。 代理人 弁理士 松 岡 宏四部、Ｌ、１第１図 第３５
Claims (2)
- （１）マスタースライス方式で作られ中央部分に内部セ
ルをもった半導体チップを２個以上搭載したパッケージ
において、前記半導体チップの対向辺には相互接続用の
入力／出力パッドが設けられ、該入力／出力パッドは内
部セルに接続され、半導体チップの対向しない辺には外
部入力／出力パッドと入力／出力バッファーが配置され
、前記対向辺の入力／出力パッドをチップ間で接続する
ことによって２個以上の半導体チップを相互接続するこ
とを特徴とするマルチチップ構成の半導体装置。 - （２）前記半導体チップを４個で構成した場合には、そ
の対角線に対しほぼ対称位置に半導体チップ相互接続用
と通常の電源用のパッドが設けられたことを特徴とする
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21170684A JPS6189658A (ja) | 1984-10-09 | 1984-10-09 | マルチチツプ構成の半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21170684A JPS6189658A (ja) | 1984-10-09 | 1984-10-09 | マルチチツプ構成の半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189658A true JPS6189658A (ja) | 1986-05-07 |
Family
ID=16610240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21170684A Pending JPS6189658A (ja) | 1984-10-09 | 1984-10-09 | マルチチツプ構成の半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189658A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380558A (ja) * | 1986-09-24 | 1988-04-11 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| EP0871222A2 (en) * | 1997-04-09 | 1998-10-14 | Lucent Technologies Inc. | Circuit and method for providing interconnections among individual integrated circuit chips in a multi-chip module |
| JP2007003275A (ja) * | 2005-06-22 | 2007-01-11 | Matsushita Electric Ind Co Ltd | ガスシステムとそのプログラム |
-
1984
- 1984-10-09 JP JP21170684A patent/JPS6189658A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380558A (ja) * | 1986-09-24 | 1988-04-11 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| EP0871222A2 (en) * | 1997-04-09 | 1998-10-14 | Lucent Technologies Inc. | Circuit and method for providing interconnections among individual integrated circuit chips in a multi-chip module |
| EP0871222A3 (en) * | 1997-04-09 | 1999-04-21 | Lucent Technologies Inc. | Circuit and method for providing interconnections among individual integrated circuit chips in a multi-chip module |
| US6281590B1 (en) | 1997-04-09 | 2001-08-28 | Agere Systems Guardian Corp. | Circuit and method for providing interconnections among individual integrated circuit chips in a multi-chip module |
| JP2007003275A (ja) * | 2005-06-22 | 2007-01-11 | Matsushita Electric Ind Co Ltd | ガスシステムとそのプログラム |
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