KR940001394B1 - 초대규모 반도체 집적 칩상에 전기 회로를 설계하는 방법 및 반도체 박막 다중 칩 모듈 - Google Patents

초대규모 반도체 집적 칩상에 전기 회로를 설계하는 방법 및 반도체 박막 다중 칩 모듈 Download PDF

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Abstract

내용 없음.

Description

초대규모 반도체 집적 칩상에 전기 회로를 설계하는 방법 및 반도체 박막 다중 칩 모듈
제1도는 패시브 실리콘 캐리어 섹션(a section of a passive silicon carrier)상의 2개의 칩 섹션의 배열 및 접속을 개략적으로 도시한 평면도 및 측단면도.
제2도는 서로 대향되게 배열된 입력/출력 신호 접촉부(input/output signal contacts)를 갖는 인접한 2개의 칩을 도시한 도면.
제3도는 연관되어 할당된 입력/출력 접촉부(associately assigned input/output contacts)에 인접한 파티션(partitions)을 갖는 칩을 도시한 도면.
제4도는 칩의 섹션에 포함되도록 배열된 접촉 패드(contact pad)를 갖는 칩 풋 프린트(chip foot print)를 도시한 도면.
제5도는 본 발명에 따라서 개략적으로 설계하기 위하여 배열되고 준비된 다중 칩 프로세서의 데이타 흐름을 도시한 도면.
제6도는 패시브 실리콘 캐리어(passive silicon carrier)상에 서로 병렬로 배열된 다중 칩 프로세서(multi chip processors) 및 PSC를 통해 진행되는 주 접속 버스(main connection bus)를 개략적으로 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 2 : 칩 3 : 캐리어 매체
4 : 숄더 볼 5 : 기판
7 : 전원 전압 라인
본 발명은 필요한 접속 라인들을 구비하는 보다 높은 패키지 레벨(higher package level)의 캐리어 매체상에 패키지되어진 초대규모 집적(VLSI) 반도체 칩상에 배치되는 전기 회로 설계 방법(a design method for electrical circuitry)과 이 설계 방법(design method)에 의해서 특별히 설계된 모듈(module)에 관한 것이다.
현재까지는, 칩 설계와 칩을 패키지화하기 위한 설계는 거의 서로 독립적으로 행해졌다. 우선 칩을 물리적 설계(physical design)한 다음에, 칩의 최적 조건에 부합하도록 상기 칩을 최적화시킨다. 칩 설계가 완료된 후, 캐리어를 의미하는 칩 상호 접속 매체(chip interconnection medium)의 설계가 시작된다. 상기 캐리어는 다중 칩 모듈(multichip module) 또는 카드(card)일 수 있다.
그러나, 이와 같은 종래 설계 방법은 칩 캐리어상의 배선(wiring)을 복잡하게 한다. 이로인해 배선이 복잡(congestion)하게 되고 배선길이가 길게 된다. 이들 긴 배선으로 인해 상당한 상호접속 지연이 야기된다.
이와 같은 설계 개념은 최적화된 칩과 최적화된 카드를 생산하는데는 충분하나, 상기 칩과 카드 둘다를 최적으로 결합시킨 제품을 생산하는데에는 충분치 않다.
VLSI-칩을 물리적으로 설계하는 한가지 공지된 방법으로는 칩상에 배치될 회로를 여러 파티션들(partitions)로 계층적 하행법(hierarchial top-down design methodoloy)에 의하여 논리적으로 구분하는 것이다(이러한 일들은 본 발명의 방법과 프로그램에 의해서 자동적으로 수행될 수 있다). 이 방법이 유럽 특허출원 제86117601.4호에 서술되어 있다. 상기 공지된 방법에 따르면, 칩상의 글로벌 배선 접속 라인들(global wiring connection lines)은 설계초기부터 그 칩의 서로다른 개개 파티션들(partitions) 설계에 포함되도록 하고, 그러한 파티션들에서 상기 라인들은 특정 파티션 영역에서의 다른 회로들과 동일하게 취급된다. 현재, 그러한 여러 다른 파티션들은 동시에(in parallel) 설계될 수 있다. 서로다른 개개 파티션들간에 어떤 공간적인 틈이없이 꼭 들어맞는 파티션 모양(shape)을 제공하는 배치도(floor plan)가 설계되어 있다.
물리적 VLSI-칩 설계에 대한 공지된 방법은 상기 칩 그 자체의 설계에 집중되어 있다. 상기 방법은 칩이 배치될 캐리어에 대한 설계 또는 상기 칩과 협력해야만 하는 인접 칩(neighbouring chips) 설계에 대해서 전혀 고려하고 있지 않다.
본 발명의 목적은 하나의 기능 유니트(functional unit)와 결합되고 단지 하나의 단일 칩보다 넓은 공간을 필요로 하는 모든 전기 회로들이 설계 당시부터 전체 접속 라인길이를 가장 짧게 하여 전체 제품이 최적화되도록 하는 설계 방법을 제공하는 것이다. 또한 본 발명의 설계 방법의 목적은 최적의 칩과 최적의 캐리어를 최적으로 결합시킨 제품을 제공하는 것이다. 본 발명에 따라서, 상기 목적은 본 발명의 청구범위 제13항 내지 21항에 기술한 바와 같은 설계 방법에 의해 성취된다.
본 설계 방법으로 초기 단계에서 이미 초대규모 집적 패키지를 집적화하여 칩경계(chip boundaries)를 축소(suppressed)시키고 파티션 태스크(partition task)를 경감시킬 수 있는 장점이 있다. 또한, 칩 및 칩의 캐리어들은 설계당시부터 전기 회로에 의해 형성되는 기능 유니트에 포함되도록 고려할 수 있다. 또한, 접속 라인의 전체 길이를 가능한한 짧게하고, 병렬 신호를 설계 당시부터 결합되는 캐리어 매체를 거쳐 병렬 접속 라인을 통해서 병렬 신호 전송이 가능하므로 일종의 광버스(a sort of wider bus)상에 병렬 신호 전송을 할 수 있게 된다.
본 발명의 바람직한 실시예에 따라서, 전기 회로의 시간-임계 통로(time-critical paths)는 하나의 단일칩상 가능한 어느 곳에서든지 제공된다. 또한, 보다 높은 패키지 레벨의 캐리어 매체로서 패시브 실리콘 캐리어(PSC)는 자신의 위에 배치된 칩용으로 필요한 접속 라인을 포함하여 제공된다. 원리적으로, 카드 또는 다층 세라믹 모듈 또는 다층 글래스 모듈이 존재할때 다른 캐리어 수단이 칩용 제2레벨 캐리어 매체로서 또한 사용될 수 있다. 본 발명의 양호한 실시예가 상세히 종속항들에 서술되어 있다.
본 발명의 또다른 양호한 실시예에로서 청구범위 제7항에 기재한 반도체 박막 실리콘 다중 칩 모듈(semiconductor thin film silicon multi chip module)이 제공된다. 상기 모듈의 상세한 실시예는 종속항 8항 내지 12항에 서술되어 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명할 것이다.
제1도는 캐리어 매체(3)의 섹션상에 제공된 2개의 칩들(1 및 2)의 섹션을 도시한 것이다. 제1도의 상부는 본 구조의 평면도를 도시하는 반면에, 저부는 본 구조의 측단면도를 도시한 것이다. 상기 측면도는 칩들(1 및 2)이 솔더 볼(Solder balls)(4)에 의해 캐리어 매체(3)에 접속되어 있는 것을 도시한다.
제1도에 도시된 캐리어 매체(3)는 실리콘 박막 기술(silicon thin flim technology)로 이루어지는 패시브 실리콘 캐리어(passive silicon carrier : PSC)이다. 상기 PSC는 솔더 패드들(solder pads)(9) 뿐만 아니라 3개의 금속층들 Ml,M2 및 M3이 배열된 기판(5)을 반드시 구비한다. 이들 솔더 패드들이 기판상에 배열되므로써, 솔더 볼(4)에 의해 칩들(1 및 2)과 캐리어 매체간을 접속시킬 수 있다.
접지 전위로 이끄는 라인들(6) 및 전압을 전송하는 라인들(7)을 구비한 전원 라인이 금속층 Ml에 제공되어 있다. 분리(decoupling) 목적용 캐패시터가 전원(power) 전압 라인들(7) 영역 주변에 점선(8)으로 표시되어 있다. 이들은 n@+ ?도핑 영역에 의해 P+기판(5)내에 제공된다. 전원 라인들을 캐리(carry)하는 금속 플레인(1)이 제1평판 Ml 위에 놓이고 한 세트의 신호 라인들 S2이 제공된 제2플레인 M2내에 존재한다. 신호 라인들 S3이 배열되는 추가 금속 플레인 M3이 플레인 M2상의 제3플레인에 직각(orthogonally)으로 배열되어 있다. 2개의 플레인들의 어떤 라인을 접속시키는 바이어스(Vias) V23가 2개의 플레인들 M2 및 M3 간에 제공된다. 플레인 M2의 신호 라인들 S2은 반드시 서로 병렬로 되고 또한 플레인 M3의 신호 라인들 S3은 반드시 서로 병렬이지만 플레인 M2의 병렬 신호 라인들 S2에 대하여 직각으로 배열된다.
제1도의 상부는 각 칩에 대한 평면도로서 서로 병렬인 접촉 패드들의 4개의 행을 도시한 것이다. 이들은 칩 에지(edge)에 인접하는 각 칩의 입력/출력 포트에 배열된다. 칩 에지를 따라 전체 패드의 섹션만을 단지 형성하는 칩(1)의 최외곽행(the outermost row)(111 내지 11n) 및 칩(2)의 최외곽행(211 내지 21n)은 - 및 +로 표시된 접지 또는 전압을 교번적으로 운반하는 전원 접속부들(power connections)이다. 칩(1)상의 신호 패드들(121 내지 12n, 131 내지 13n 및 141 내지 14n) 및 칩(2)상의 신호 패드들(121 내지 22n, 231 내지 23n 및 241 내지 24n)의 세개의 병렬 라인들이 각 칩 내부에 제공된다. 제1도에 도시된 바와 같이, 신호 패드(121)는 라인(21)에 의해 신호 패드(221)에 접속되며, 신호 패드(122)는 라인(22)에 의해 신호 패드(222)에 접속되고, 예를들어 신호 패드(132)는 라인(32)에 의해 신호 패드(232)에 접속되고 칩(1)의 신호 패드(142)는 라인(42)에 의해 칩(2)의 신호 패드(242)에 접속된다. 또한, 예를들어 전원 패드(111)는 라인(11)에 의해 전원 패드(211)에 접속된다. 예를들어, 전원 패드(115)는 라인(15)에 의해 전원 패드(215)에 접속된다. 모든 접속 라인은 서로 병렬이고 가능한 가장 짧은 통로로 연관된 패드들을 접속시킨다.
접속 라인들(21,22,32,42등)의 전체 길이를 가장 짧게 하고 최종적으로 설계된 제품의 전체 수행성능을 개선시키는 본 발명의 설계 방법에 따라서, 시스템 논리 또는 기능 유니트를 의미하는 완전한 전기 회로(complete electrical circuitry)가 개략적으로 고려된다. 상기 개략적인 설계 방법에 따라서 그러한 완전한 전기 회로는 분할되며, 파티션되고나서 상이한 반도체 칩상에 배치됨과 동시에 상기 캐리어 매체(3)상에 배치된다. 상기 분할, 파티션 및 배치는 상기 다수의 칩들 각각과 상기 칩들이 캐리어상에 배열된 것을 의미하는 패키지를 전체로서 최적화하는 즉 다른말로서 결합을 최적화하는 하행법(top-down methodlogy)으로 수행되는 것이 바람직하다. 주어진 전기 회로를 개략적으로 설계하는 전 공정에 따라서, 칩간의 접속 라인의 수 및 길이를 최적화한다. 또한, 칩간의 입력/출력 접촉수들을 최소화한다. 또한, 가능한 어느곳에서도 하나의 단일 칩상에 시간-임계 통로를 집중하는 것이 바람직하다.
개략적인 설계 방법의 다른 중요한 특징은 인접 칩상에 입력/출력을 배열하는 것이다. 상이한 칩들의 대응하는 I/O들은 서로 대향되게 배열된다. 도시된 제1도에서, 칩(1)의 신호 패드(121) 및 칩(2)의 신호 패드(221)는 서로 대향된다. 동일한 방법으로, 칩(1)의 신호 패드(121 내지 12n)는 칩(2)의 패드(221 내지 22n)에 대향된다. 칩(1)의 신호 패드 행(131 내지 13n)은 칩(2)의 신호 패드 행(231 내지 23n)에 대향되고 칩(1)의 신호 행(141 내지 14n)은 칩(2)의 신호 패드 행(241 내지 24n)에 대향된다.
제2도에 개요적으로 도시된 바와 같이, 칩(IX)의 데이타 패드 Ao 내지 An은 인접 칩(2X)의 Ao 내지 An과 대향되어 배열된다. 입력/출력을 서로 대향되게 접촉시키는 구조에 의해 2개의 칩들간에 가능한 가장 짧은 접속이 이루어질 수 있다. 또한, 모든 접속 라인들은 서로 병렬로 되어 제1도에 도시된 바와 같이 캐리어에 제공된다. 칩에 가장 가까운 신호 플레인이 바람직하게 사용되는데, 즉 플레인 M3의 신호 라인들 S3에 의해 도시된 실시예에서 바람직하게 사용된다. 따라서 연관된 패드들의 접속을 가능한 가장 짧게 한다.
본 발명을 따르는 설계 방법의 또다른 중요한 특징은 연관된 어떤 입력/출력 접촉부에 속해 있는 회로가 가능한 연관된 입력/출력에 근접한 각각의 칩의 파티션에 배열된다는 것이다. 제3도에 I/O를 할당하는 것 처럼 칩을 파티션하는 것이 도시되어 있다. 또한, 예를들어 칩(3X)에서, 파티션(50)과 연관된 칩(3X) 저부 에지에 입력/출력 Co‥‥Cn이 제공되어 있다. 그 이외에 I/O 패드 Do 내지 Dn과 연관되고 그에 속하는 추가 파티션(60)이 존재한다. 연관된 입력/출력을 갖는 파티션(60)은 칩(3X)의 우측에 배열된다. 연관된 입력/출력 패드 Eo‥‥En을 갖는 제3파티션(70)이 예를들어 좌측 모서리에 도시되어 있다.
칩의 외부에서 내부까지 단일 칩을 설계하는데 반드시 필요한 본 발명의 중요한 양상이 제3도에 명확하게 도시되어 있다. 이것은 칩의 외부에서 내부로 시작되는 칩의 입력/출력 포트 영역에서 입력/출력 할당후에 설계가 수행된다는 것을 의미한다. 그외에, 칩 설계는 칩내의 접속부 및 회로에 관해서만 행해진다. 칩내의 전기 회로는 입력/출력 패드 및 상기 특정 칩의 주변영역(circumferential)내에 제공되는 필수품들(necessities)을 고려하여 배열된다.
본 발명의 설계 방법에 따라서, 칩은 캐리어상의 칩들간의 접속라인을 가능한 가장 짧게 하고 모든 접속라인에 필요한 전체 길이를 가능한 짧게 하는 방법으로 캐리어상에 배열된다. 사용된 캐리어의 종류에 따라서, 예를들어 PSC3의 M3와 같은 어떤 플레인에서 적절한 접속 라인을 제공할 수 있다.
본 발명의 하행법 설계에 따라서, 다음과 같은 주요 단계가 수행된다.
전기 회로 또는 기능 유니트의 논리적 설계는 몇개의 칩상에 적당히 파티션으로 분할된다. 이를 수행시에, 칩 크기 및 시간-임계 통로(time-critical paths)가 고려된다. 이것이 고려된 후, 캐리어상에 상기 칩의 배치가 수행된다. 이를 수행시에, 최소 배선길이 및 타이밍 필요조건이 결정적인 인자가 된다. 또한, 배선의 바람직한 루팅 방향은 와이어 대부분의 배선이 단일 신호라인 플레인에 배치되도록 하는 것이 바람직하다. 본 발명에 따르는 설계에서, 다음의 주 단계는 가능한 짧은 접속 및 최고의 타이밍을 이루도록 칩 상부에 입력/출력 접촉 패드를 대향되게 배열되도록 할당하는 것이다. 입력/출력 할당시에 가장 넓은 버스로 시작하여 단일 라인까지 단계적으로 진행하도록 하는 것이 바람직하다.
하행법 설계 공정은 최종적으로 최적 결과에 도달하도록 여러번 반복된다.
캐리어상에 칩을 설계하는 하행 설계의 상술된 중요한 양상을 고려하므로써, 최적 제품이 성취된다.
제1도에 도시된 바와 같이 패시브 실리콘 캐리어의 사용에 의해, 높은 생산성을 가지면서 우수한 수행성능을 가지는 반도체 박막 다중 칩 모듈을 설계할 수 있다.
박막 실리콘 기술에 의해 제공된 칩을 패시브 실리콘 캐리어에 접속시에, 솔더 볼을 사용하는 솔더링 기술에 의한 소위 플립칩 기술(flip chip technique)로 상기 칩을 캐리어에 고정시킨다. 여기서, 소위 C4 기술이 사용되는데, 상기 기술은 함몰 조절된 칩 접속부(a collapse controlled chip connection)가 솔더링볼에 의해 제공된다는 것을 의미한다. 제1도에 이미 도시된 바와 같이 칩 주변 영역은 입력/출력 패드에 사용되는 것이 바람직하다. 제4도는 제1도에서 도시된 입력/출력 패드의 3개의 라인 옆에 접촉 패드의 최외곽 라인인 전원 패드를 도시한 것이다. 신호 패드의 세개의 라인의 영역내에 전압 라인 및 접지 라인을 갖는 전원 접속부(8)에 주로 사용되는 많은 접촉 패드용 공간이 있다. 제4도에서, 상기 라인은 칩의 1/4이 개요적으로 평면도에 도시된 칩의 섹숀에서 + 및 - 부호로 표시된다. 칩은 약 2500개의 접촉 패드를 가질 수 있다.
본 발명을 따르는 설계 방법은 자동차 기술에 응용될 뿐만 아니라 고밀도 전기 기능 유니트가 응용되는 어떤 장치에도 응용될 수 있는 데이타 처리, 통신 및 칩을 설계하기 위해 사용될 수 있다.
제5도와 관련하여 본 발명의 한가지 가능한 응용이 5개의 칩으로 구성되는 다중 칩 프로세서와 연관되어 도시된다. 제5도에서, 다중 칩 프로세서의 데이타 흐름은 개략적인 설계를 위해 준비된다. 제5도에 도시된 다중 칩 프로세서는 기본적인 기억 모듈 버스(53 및 54)에 의해 시스템 메모리 버스(51,52)에 접속된다. 버스(53)는 제1저장 칩(L2l)의 좌측 입력/출력 포트 영역(5L21)에 접속된다. 마찬가지로, 버스(54)는 제2기억 칩(L22)의 입력/출력 포트(5L22)에 접속된다. 라인(55)에 의해 다른 기억 칩(L1)의 입력/출력 포트 영역(5L1)에 접속된 입력/출력 포트(6L21)가 우측면 기억 칩(L21)에 있다. 마찬가지로, 접속 라인(56)은 기억부(L22)의 입력/출력 포트 영역(6L22) 우측면으로부터 칩(L1)의 입력/출력 포트 영역(5L1)으로 진행된다.
두개의 기억 칩(L21 및 L22) 각각은 128KB의 기억 용량을 갖고 비교적 저속인 반면에 칩(L1)은 단지 64KB의 용량을 가지나 예를들어 고속 캐시 칩(cash chip)이 된다. 고속 캐쉬 칩(Ll)의 우측면은 라인(line)(57) 및 라인(58)을 거쳐 프로세서 유니트 칩(PU)의 좌측 입력/출력 포트 영역(5PU)에 접속된 입력/출력 포트 영역(6L1)을 갖는다. 칩(PU)은 또한 라인(59)을 거쳐 칩(E/S)의 좌측 입력/출력 포트 영역(5ES)에 접속된 우측 입력/출력 포트 영역(6PU)을 갖는다. 상기 칩(E/S)은 공학 및 과학적 프로세서 유니트 칩일 수 있다. 도시된 바와 같이, 칩(L1)은 라인(501)을 거쳐 칩(PU) 및 칩(E/S)에 접속된다.
상이한 라인(53,54,55,56,57,58,59,501)을 따라서 표시된 (8B) 및 (4B)는 접속 폭을 표시한다. 이것은 예를들어 라인(55)이 8바이트(Byte)의 폭을 갖는다는 것을 나타내는데, 8바이트 폭은 라인(55)을 형성하는데 필요한 72개의 물리적 접속라인이 존재한다는 것을 의미한다. 한편, 접속 필드의 각 측면상에 입력/출력 포트 영역(6L1) 뿐만 아니라 입력/출력 포트 영역(5L1)이 존재한다. 라인(58 및 501)은 4바이트 폭인데, 이것은 36개의 물리적인 접속라인이 캐리어 매체내에 제공되어야만 되고, 그에 대응하는 36개의 입력/출력 접촉 패드가 상기 라인의 양단부에 제공되어야만 된다는 것을 의미하며, 상기 양단부는 다른 칩(L1, pu,E/S)에선 라인(501)을 나타내고, 칩(Ll)의 입력/출력 포트 영역 6L1 및 칩 PU의 5PU에선 라인(58)을 나타낸다. 기호(4B) 또는 (8B)로 표시된 모든 라인은 단지 신호 라인들이다.
제6도는 캐리어(3), 바람직하게는 박막 패시브 실리콘 캐리어상에 병렬로 배열된 다수의 다중 칩 프로세서의 어셈블링 및 배선을 개요적으로 도시한 것이다. 좌측부터 우측까지의 칩 L21, L22, L1, pu 및 E/S이 제6도의 상부행에 도시되어 있다. 우측에서 여섯번째의 위치는 빈공간이다. 제6도에서 도시되어 있는 바와 같이, 칩들간에는 다소간의 간격이 있다. 이 간격은 칩이 오기능하는 경우에 캐리어(3)으로부터 제거되도록 하기 위하여 제공된다. 칩 간의 굵은 선은 접속부를 나타낸다. 따라서, 상기 접속부는 제5도의 데이타 흐름 표시와 동일한 번호가 병기되어 있다. 굵은 원은 칩과 밑에 놓여 있는 캐리어(3)간의 접속을 나타낸다. 예를들어, 라인(55)은 칩(L22) 하부를 가로질러 칩(L21)과 칩(L1)간을 접속하는 8바이트 폭을 나타낸다. 라인(56)은 칩(L22)과 칩(L1)을 접속시키고, 인접 입력/출력 포트 영역의 양 측면상의 칩(L22)에서 아래 방향으로 캐리어(3)에 그리고 다시 위방향으로 칩(L1)에 접속되는 72개의 물리적인 라인을 갖는 8바이트의 폭 접속부를 나타낸다. 2 내지 6 이하 라인에서 5개의 동일한 프로세서가 제1상부 라인의 프로세서와 병렬로 제공된다. 제3 및 제4라인 우측에 부가적인 칩이 제공된다. 제3라인에 버스 어탭터 칩과 같은 칩(MBA)이 제공되고, 상기 라인 아래에 어셈블리의 입력/출력 채널을 제어하기 위한 입력/출력 칩이 제공된다.
또한, 제6도에 도시된 바와 같이, 캐리어를 자체에 포함된 칩에 외부에서 접속시키는 접촉 범프(contact bumps)(601)가 캐리어(3)의 모든 4개 에지상의 에지 영역내에 제공된다. 상기 외부는 간단한 카드이거나 또는 제6도에 도시되지 않은 또 다른 간단한 캐리어이다.
제6도는 캐리어(3)상에 배치된 칩이 2차원 라인들에 의하여 서로 접속되어 있는 것을 도시한다. 이들 라인들은 주로 단지 1개의 금속 플레인상에 배치된다. 상기 선들은 좌측에서 우측쪽으로 진행한다. 다른 수직라인은 다른 신호 라인용인 제2금속 플레인내에 위치한다.
제6도에 도시된 바와 같은 배열을 이루기 위해 사용된 이러한 방법은 패시브 실리콘 캐리어(3)의 배선이 단지 하나의 금속층, 즉 바람직하게는 양호한 금속층(3) M3 내에서 완전히 수행되도록 한다. 극소수의 배선 교차(wire crossing)는 금속층 M2이 신호층의 제2플레인으로 진행시키기 위해 요구된다. 이러한 방법이 배선 용량을 감소시키고, 생산을 증가시키는데 많은 도움을 준다. 극소수의 하부 통로들이 M2 상에 있는 반면에, 대부분의 배선은 M3 상에 병렬로 존재한다.

Claims (15)

  1. 칩 대 칩을 접속시키는 반도체, 캐리어(carrier)상의 다수의 반도체 칩을 포함하는 반도체 박막 다중칩 모듈(semiconductor thin flim multichip module)에 있어서, 1) 서로다른 여러 칩들의 대응하는 입력/출력 접촉부들(I/O)이 서로 대향되게 배치되며, 2) 상기 대응하는 I/O들이 반도체 캐리어를 거쳐 병렬 라인에 의해 접속되며, 3) 신호 I/O들(signal I/O's)이 칩의 주변 에지 영역(circumferential edge area)에 배열되는 것을 특징으로 하는 반도체 박막 다중 칩 모듈.
  2. 제1항에 있어서. 상기 칩 또는 칩들이 완성된 칩 표면상의 접촉 패드들을 구비하는 것을 특징으로 하는 반도체 박막 다중 칩 모듈.
  3. 제2항에 있어서, 접촉 패드들의 최외곽 행이 전원 접촉부들을 포함하고, 칩의 중심으로 향하는 다음 행들(예로서 3개)이 신호 I/O 접촉 패드들로서 제공되는 것을 특징으로 하는 반도체 박막 다중 칩 모듈.
  4. 제3항에 있어서, 신호 I/O 접촉 패드들의 상기 다음 행들내dml 모든 접촉 패드들이 접지 또는 전압 둘중 하나의 전원 접촉 패드들(power contact pad)로서 제공되는 것을 특징으로 하는 반도체 박막 다중 칩 모듈.
  5. 제2,3 또는 4항에 있어서, 신호 I/O 접촉 패드들을 접속시키는 각각의 물리적 라인들(physical lines)이 특히 칩 대 칩을 직접 접속시킬때 전원 라인들(접지 또는 전압)에 의해 형성된 차폐(shielding) 물리적 라인들을 구비하는 것을 특징으로 하는 반도체 박막 다중 칩 모듈.
  6. 제5항에 있어서, 인접한 칩들을 직접 칩 대 칩 접속시킬때, 후자의 칩들이 I/O 포트가 배열된 영역에서 I/O 드라이버/수신기 회로들(driver/receiver circuits)을 구비하지 않는 것을 특징으로 하는 반도체 박막 다중 칩 모듈.
  7. 필요한 접속 라인(S2,S3,V23)들을 포함하는 보다 높은 패키지 레벨(higher package level)의 캐리어 매체(carrier medium)(3)상에 패키지되는 초대규모 집적 반도체(VLSI) 칩들(1,2, 1X,2X,3X)상에 배치되는 전기 회로를 설계하는 방법으로, 상기 접속 라인들의 전체길이를 가장 짧게 하고 전체 수행 성능을 개선시키는 상기 전기 회로 설계 방법에 있어서, a) 서로다른 여러 반도체 칩들의 상기 회로를 분할하고 파티션(partitioning)하는 단계와, b) 상기 분할되고 파티션된 회로를 서로다른 반도체 칩들상에 배치시킴과 동시에 상기 캐리어 매체상에 배치시켜서 완전한 전기 회로를 형성시키므로써, 서로다른 칩들(1X,2X,1,2)의 대응(corresponding) I/O들(A0 내지 A0,A1 내지 A1,An 내지 An ; 121 내지 221,131 내지 231,141 내지 241)이 서로 대향되게 배열되도록 하는 단계와, 각 칩(3X)의 파티션(50,60,70)에서의 어떤 I/O(C0 내지 Cn,D0 내지 Dn,E0 내지 En)에 부속되거나 연관된(belong to or accociated with) 회로 또는 상기 I/O들에 밀접한 관계의 칩들을 배열하는 단계와 상기 칩의 주변 영역(circumferential area)에 제공된 I/O들을 고려하면서 칩내에 전기 회로들을 배열하는 단계를 포함하는 초대규모 집적회로 칩상에 전기 회로를 설계하는 방법.
  8. 제7항에 있어서, 전기 회로의 시간-임계 통로들(time-critical paths)을 하나의 단일 칩상에 집중시키는 단계를 포함하는 초대규모 집적회로 칩상에 전기 회로를 설계하는 방법.
  9. 제7항에 있어서, 보다 높은 패키지 레벨의 상기 캐리어 매체로서, 패시브 실리콘 캐리어(passive silicon carrier)(3)가 자신의 위에 배치되는 칩들에 필요한 접속 라인들(S2,S3,V23)을 포함하여 제공되는 단계를 포함하는 초대규모 집적회로에 칩상에 전기 회로를 설계하는 방법.
  10. 제8항에 있어서, 보다 높은 패키지 레벨의 상기 캐리어 매체로서, 패시브 실리콘 캐리어(passive silicon carrier)(3)가 자신의 위에 배치되는 칩들에 필요한 접속 라인들(S2,S3,V23)을 포함하여 제공되는 단계를 포함하는 초대규모 집적회로 칩상에 전기 회로를 설계하는 방법.
  11. 제9항에 있어서, 상기 패시브 실리콘 캐리어(3)는 제1플레인(금속층 1, Ml)에서의 전원 라인들(6, 7), 제2플레인(금속층 2, M2)에서의 제1세트의 신호 라인들(S2), 제3플레인(금속층 3, M3)에서의 제2세트의 신호 라인들(S3)과, 상기 제1세트(S2)의 신호 라인들과 상기 제2세트(S#)의 신호 라인들을 적절한 위치에서 접속시키는 바이어스(Vias)(V23)를 반드시 포함하는 박막 기술에 의해 제공되며, 상기 제1 및 제2세트의 신호 라인(S2,S3)이 서로 직각으로 배치되는 단계를 포함하는 초대규모 집적회로 칩상에 전기 회로를 설계하는 방법.
  12. 제10항에 있어서, 상기 패시브 실리콘 캐리어(3)는 제1플레인(금속층 1, Ml)에서의 전원 라인들(6, 7), 제2플레인(금속층2, M2)에서의 제1세트의 신호 라인들(S2), 제3플레인(금속층 3, M3)에서의 제2세트의 신호 라인들(S3)과, 상기 제1세트(S2)의 신호 라인들과 상기 제2세트(S#)의 신호 라인들을 적절한 위치에서 접속시키는 바이어스(Vias)(V23)를 반드시 포함하는 박막 기술에 의해 제공되며, 상기 제1 및 제2세트의 신호 라인(S2,S3)이 서로 직각으로 배치되는 단계를 포함하는 초대규모 집적회로 칩상에 전기 회로를 설계하는 방법.
  13. 제7항 내지 제12항중 어느 한 항에 있어서, 상기 다수의 칩들중 각 칩과 캐리어 매체상에 배열되는 모든 칩들로 구성되는 상기 패키지를 하행법(top-down methodology)에 의해 동시에 최적화시키는 단계를 포함하는 초대규모 집적회로 칩상에 전기 회로를 설계하는 방법.
  14. 제13항에 있어서, 서로다른 여러 칩들의 입력/출력 접촉 패드들(Ao 내지 An)을 서로 대향되게 배치하여 칩(1X)에서 칩(2X)까지 병렬 접속시키는 단계를 포함하는 초대규모 집적회로 칩상에 전기 회로를 설계하는 방법.
  15. 제7항 내지 12항에 있어서, 서로다른 여러 칩들의 입력/출력 접촉 패드들(Ao 내지 An)을 서로 대향되게 배치하여 칩(1X)에서 칩(2X)까지 병렬 접속시키는 단계를 포함하는 초대규모 집적회로 칩상에 전기 회로를 설계하는 방법.
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