CN1050289A - 设置在载体上的超大规模集成芯片的设计系统以及由该系统设计的模块 - Google Patents

设置在载体上的超大规模集成芯片的设计系统以及由该系统设计的模块 Download PDF

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Abstract

本发明中描述了安置在一个载体上的VLSI芯 的设计系统以及由此设计的模块。在一个自上而下 的设计系统中通过整体地设计芯片和芯片载体的方 法可使电气电路整体地、同时地实现最优化。整个逻 辑电路被分割成适宜放置在芯片上的分区。芯片放 置在载体上时要考虑到使连接线点长度为最短并且 能最好提供平行连接线。对应的输入/输出触点被 互相一一对应地设置。设计多块芯片时，采取由外到 里，从指定I/O触点开始。

Description

本发明涉及一种包含在超大规模集成（VLSI）半导体芯片上的电子电路的设计系统，上述这些半导体芯片被封装在具有更高的封装水平并且包含必要的连接线的载体媒介中;本发明还涉及一个根据上述的设计系统专门设计的模块。
直至现在，芯片的设计和携带芯片的封壳的设计是互相独立的。首先进行的是芯片结构设计，只能达到芯片的最优化。芯片设计完成之后才能开始芯片互连媒介（即载体）的设计。上述的载体可以是多芯片模块或电路。
这样导致的最终结果是芯片载体上的布线十分复杂。这将引起布线拥挤和布线过长。布线过长还将产生显著的互连延时。
这种设计概念对产生最优的芯片和最优的电路卡来说是适当的，但对生产最优的产品（即二者的最优结合来说）来说是远远不够的。
要进行VLSI的结构设计，有一种方法是公知的;即采用一种分级的从上到下的设计方法把要置入芯片中的电路分成能被自动设计系统和程序处理的几个分区。欧洲专利申请86117  60/04中就描述了这种方法。根据该方法，芯片上的一切布线连线一开始就被包括在各个不同分区的设计之中，在这些分区中它们与特定分区中的电路受到同样的处理。这样，这些不同的分区可以并行处理。最后建立一个平面布置图，给不同的分区赋予这样的形状，即各个分区能互相紧密贴合，中间不留下任何空间。
这个用于VLSI芯处的结构设计的方法侧重于芯片本身的设计。它并不考虑芯片要装入的载体的设计及其与芯片协同工作的毗邻芯片的设计。
本发明的目的即是提供这样的一个设计系统，该系统从开始就对在一个功能单元中协同工作的和需要比一个芯片多的空间的电子电路进行最优化设计，使得连接线为最短并使得产量达到最优化。本发明还有一个目的是提供包括能实现最优组合的最优化芯片和最优化载体的最优化的产品。
本设计系统在最初阶段就已以很有利的方式把大规模集成封装结合到设计系统之中，使得芯片边界大致上被消除，各分区的任务亦被减轻。从一开始，芯片及其载体就一起加以总体考虑来包括由电子电路形成的各功能单元。这样，有可能使总连接线的长度缩短，有可能在平行的连接线上通过一开始就结合在设计之中的载体媒介实现一种较宽总线的平行信号传输。
根据本发明的一个实施例，电子电路中的对时间有重要影响的通路尽可能设置在单独一块芯片上。另外，具有高封装密度的载体媒介（最好是正硅载体（Passive  Sillcon  Carrier））中为安置在其中的芯片设置有必要的连线。原则上其他载体装置也可以用作芯片的第二等级的载体。在附属的权利要求书中，又叙述了其他一些有利的实施例。
根据另一个本发明的优选实施例，权利要求7中提供了一个半导体薄膜硅多芯片模块。这一模块的其他实施例包含在与权利要求8-12中。
下面，我们将结合附图更详细地描述本发明和它的几个不同方面的实施例。附图中，
图1.以俯视图和截面图的形式示意性地示出一块正硅载体上的二块芯片的设置和连接。
图2.示意性示出互相毗邻并且其输入/输出信号触点互相一对应连接的二块芯片。
图3.是一块其上的分区紧靠赋予它们的相应的输入/输出触点的芯片。
图4.芯片的插脚印刷图，其中设有属于芯片的同一部分的接触垫。
图5.示意性地示出了根据本发明进行大纲性设计时一个多芯片处理器中的数据流在各装置和各分区中的流动。
图6.以俯视图示意性地示出了一个正硅载体上的多个互相平行的多芯片处理器的布置以及穿越整块PSC的至连接点线。
图1中示出了做在一块载体媒介3上的二块芯片1和2。图1的上半部分用俯视图示出整个布局，而下半部分分则以侧视剖面图的形式示出了其结构。从侧视图中可以看出，芯片1和2是通过焊球4和载体媒介3连接在一起的。
图1中所示的载体媒介3是用硅薄膜技术制成的正硅载体（PSC）。PSC大致由一个基底5和设置在其上面的三个金属层M1、M2和M3以及焊接垫（pad）9组成，使用这些焊接垫之后，通过焊球4即可使芯片1和2之间产生连接。
金属层M1中设有电源线，其中连线6接至地电位，而连线7则传递电压。电源电压线区域周围用虚线表示的是用于去耦作用的电容。它们可以通过P基底5中的一个n掺杂区域来构成。在第一平面M1（传递着电源线的金属平面1）上方的第二平面M2中设置了一组信号线S2。在平面M2上方的一个第三平面中又设置了一个金属平面M3，其中设有与信号线S2相正交的信号线S3。在这二个平面M2和M3之间设有通路V23，其作用是使二个平面中的某些线连接起来。平面M2中的信号线S2基本互相平街，平面M3中的信号线M3也基本上互相平行并且与平面M2的平行信号线S2互相垂直。
从图1上半部的俯视图可以看出，在每一芯片上有互相平行的四行触点垫。它们被安置在各芯片边缘附近的输入/输出端口区域中。芯片1上的最外端一行111至11n和芯片21上的211至21n沿着芯片边缘只构成整个连接垫区的一部分，它们是传送着或者地电位或者电源电压（由负号或正号表示）的电源连线。在每个芯片上，再往里就是芯片1的三条平行的信号垫121至12n，131至13n，和141至14n，和芯片2的三条平行的信号垫221至22n，231至23n和241至24n。从图1中可以看出，信号垫121通过连线21与信号垫221相连，信号垫122通过连线22与信号垫222相连，信号132（比方说）通过连线32与信号垫232相连，而芯片1的信号垫142通过连线42与芯片2的信号垫242相连。另外，电源垫111（比方说）通过连线11与电源垫211相连，电源垫115通过连线15与电源垫215相连。所有这些连线都互相平行，并以最短的路径连接相应的信号垫。
为了使连接线（如21、22、32、42等等）的总长度为最短以及提高最终设计成的产品的总体性能而采用本发明的设计系统时，完整的电子电路（即系统逻辑或者功能单元）在设计过程中被整体地加以考虑和对待。在本总体设计系统中，整个电路被分割，分区，再设置在不同的半导体芯片上（同时也放置在载体媒介3上）。这种分割、分区和设置最好以由上到下的方法进行，其中上述的多个芯片的每一片及其封壳（亦即设置在载体上的芯片）作为一个整体（也可以说是组合）被最优化。在对某个电路进行总体设计的整个过程中，能在芯片间提供最少根数和最短长度的连接线，并且在芯片间提供提供最少数量的输入/输出触点。另外，只要有可能，就最好把所有对时间有重要决定的通道集中在单独的一块芯片上。
本发明的总体设计系统的另一个非常重要的特点是相邻芯片的输入/输出排序。不同芯片的相对应的I/O互相一一对应排列。如图1中所示，芯片1的信号垫121和芯片2的信号垫221互相遥相对应。同样，芯片1上的信号垫121至12n与芯片2上的221至22n分别互相对应。同样，芯片1上的131至13n那一行与芯片2上的231至23n一行相互对应，141至14n与241至24n相对应。
在图2也示意性地示出了上述特点，图中芯片1X上的数据垫Ao至An与相邻芯片2X上标为Ao至An的数据垫相对应地设置。通过把输入/输出触点排列成一一对应的形式，就能在二个相邻芯片之间实现连接线最短。此外，所有的连接线互相平行地设置在载体3中，如图所示。而且最好使用最靠近芯片的信号平面，即在图示的实施例中平面M3中的信号线S3。这样，就能使相应信号端之间的连接线为最短。
本发明的总体设计系统的又一重要方面是与某些输入/输出触点有关的电路被安排在芯片上尽可能靠近的I/O的分区中。为此，图3中示出了根据I/O作业的功能而划分的芯片分区。在芯片3X的下方边缘上设有I/O  Co至Cn，它们与分区50相联系。另外还有一个分区60，该分区60联系并且属于I/O端Do至Dn。这个分区60及其相应的I/O设置在芯片3X的左侧边缘上;在左侧边缘上，作为示例示出了第三个分区70以及相应的输入/输出端Eo至En。
图3中的示意图描述了本发明的又一个重要方面，即设计单独的芯片时很重要的一点是大体上从芯片的外部向内部进行。这就意味着从外向里在芯片的输入/输出端区域完成I/O设置的话，设计也就完成了。但是到目前为止只完成了芯片的设计，因为只考虑了芯片内的连接和电路。设计芯片内的电子电路时，要对输入/输出端以及设置在特定芯片的周边区域内的必要性加以考虑。
根据本发明的总体设计系统，芯片被以下列方式安置在载体上，就是使得载体上芯片之间的连接线为最短，并且所有的连接线所需的总长度亦为最短。把连接线大致集中在某个平面（如PSC3中的M3）中也许是有好处的，这取决于所用的载体的种类。
在本发明的总体由上而下设计中，最好这样执行下列的主要步骤：
逻辑设计、电子电路或者要设计的功能块被分割成能放入几芯片的多个分区之中，分割时应考虑芯片的尺寸以及对时间影响大的通路。分割完成之后，把这些芯片设置在载体上。放置时应该遵守最短布线长度以及时间要求等等决定因素。并且应该选择一个最佳的布线的走向，使得大部分布线能被设置在一个信号线平面中。设计中下一个主要步骤是使芯片上的I/O触点垫互相一一对应排列，从而产生最缩的连接线和/或最佳的时序。在进行I/O设定时，最好先从最宽的点线开始。直至总根引线。
总体由上而下设计的过程可以重复好几遍，从而达到最佳的最终结果。
如果能考虑到前面讲过的本发明的总体上下设计系统的重要特征，一个最佳的产品是可以设想的。
使用图1所示的正硅载体，就能设计出总体性能优异产量也高的半导体薄膜多芯片模块。
在把芯片与用薄膜硅技术制备的正硅载体连接时，芯片通过使用焊球的焊接技术和反裂芯片技术固定在载体上。这里使用了一种叫“C4”的技术，即使用焊球实现故障可控的芯片连接（Collapse  Controlled  Chip  Connection）。芯片周围的区域如图1中已经示出的那样最好用作输入/输出端。图4中除了三行信号输入/输出端之外，还显示如图1所示的位于触点垫的最外端的电源端。在三行信号端的区域中，还为其他用作电源连接线（地线、电压线）的触点垫留下了足够的位置。这些触点垫在图4中一块芯片的四分之一的示意性俯视图中用正号或负号表示。在一块芯片上做2500个触点垫是容易实现的。
本发明的设计系统可以用来设计用于数据处理、通讯和自动化技术中的芯片，以及需要使用高密度电子功能单元的一些使用场合中使用的芯片。
图5中结合由五块芯片组成的一个多芯片处理器示出了本发明的一个可能的使用实例。图5中示出了该多芯片处理器的数据流，以帮助总体设计。
图5中示出的多芯片处理器通过基本存贮模块总线53和54与系统存贮接总线51、52相连。总线53与第一存贮芯片L21的左侧I/O端区域5L21相连;与此类似，总线54与第二存贮芯片L22的一个I/O端5L22相连，存贮芯片L21右侧的I/O端区域6L21通过连线55与另一个存贮芯片L1的I/O端区域5L1相连，同样，存贮芯片L22右侧的I/O端区域6L22通过连线56与芯片21的I/O端区域5L1相连。
二块存贮芯片L21和L22的存贮容量可以为128KB，速度可以较慢，而芯片L1的容量只有64KB但却是（比方说）一个高速工作的芯片。该高速芯片L1的左侧的I/O端区域6L1通过连线57和58与处理器单元芯片PU的左侧I/O端品区域5PU相连。该芯片PU右侧的I/O端品区域6PU通过连线59与另一块芯片E/S左侧的I/O端口区域5ES相连。芯片E/S可以是工程和科学处理器单元芯片。从图中可以看出，芯片L1还通过连线501与芯片PU和芯片E/S相连。
在不同的连线53、54、55、56、57、58、59和501上的“8B”和“4B”符号表示了该连线的宽度。这就意味着（比方说）连线55的宽度为8比特，要构成连线55需要8×9根实际连线。另一方面，在I/O端口区域6L1以及IO端口区域5L1每边都应该有144个连接端口。连线58和501各为4比特宽，这就是说，载体媒介中必须设置36根实际连线，在这些连线的两端（即在芯片L1、PU和ES中为连线501。在芯片L1的输入/输出端口区域6L1和芯片PU的5PU中）也必须设置相应的36个I/O接触垫。所有带有“4B”或“8E”标志的连线都是信号线。
图6中示意性地示出了平行地设置在一个载体3（最好是薄膜正硅载体）上的多个多芯片处理器的装配和布线。在图6的最上面一行从左到右示出了芯片L21、L22、L1、PU和E/S。右边的第6个位置是空位。从图6中可以看出，芯片之间有一定距离但不远。之所以设置这个距离，是为了在发生故障时可以从载体3上取走芯片。芯片之间的粗线表示连接线。它们标有与图5中的数据流表示中的相同的数字。实线圆圈表示芯片和下面的载体3之间的连接。举个例子来说，连线55表示芯片L21和芯片L1之间的在芯片L22下方穿过8比特宽的连接线。连线56连接芯片L22和芯片L1，也表示一根具有72根实际连线的8比特宽的连线。上面的这72根实际连线在相邻的I/O端口区域的每一侧从芯片L22向下至载体3，再向上连至芯片L1。在第二至第6行中，与第一行中的处理器相平行地提供了5个大致相同的处理器。在第三和第四行的右侧还提供了附加的芯片。第三行中提供的芯片MBA为存贮器总线适配器芯片，在它下方的是用于控制整置的输入/输出通道的I/O芯片。
从图6中还可以看出，载体3四周的边缘区域中没有把载体3的它包含的芯片和外部相连接的连接凸缘601。所说的外部可以是一块简单的电路卡或者另一个载体（图6中未示出）。
如图6所示，放置在载体3中的芯片互相之间通过二维连线相连接。这些连接被集中设置在一个金属平面中。它们是从左到右的连线。在第二个金属平面中还有用作其他信号线的垂直连线。
这个用于实现如图6所示装置的方案使得在正硅载体3中的布线能完全地只做在一个金属层最好是金属层M3中。只有很少一部分布线需要走到信号线金属层的第二下面M2之中。这个方案在减小布线容量，增加输出方面有很大帮助。因为只有很少通道在M2上，极大部分连线平行地设置在M3上。

Claims (12)

1、用于包含在超大规律集成半导体芯片(1、2、1X、2X、3X)中的电气电路的设计系统，上述的半导体芯片被封装在一个具有更高的封装等级、含有必要的连接线(S1、S2、V23)的载体媒介上，所做的改进的特征在于：为了连接线的点长度实现最优化的缩短，和为了提高总体性能，在设计过程中：
a)完整的电路被从整体上加以看待和考虑，
b)上述电路被分割、分区后安置在不同的半导体芯片上，并且同时放置在上述的载体媒介上，
c)在芯片之间提供最少数量和最短长度的连接线，
d)在芯片之间提供最少数量的输入/输出触点I/O(111至11n、121至12n、131至13n、141至14n、211至21n、222至22n、231至23n、241至24n)；
e)对应的I/O(AO的AO，Al与Al，An与An，111与121，131与231，141与241)被设置互相一一对应，
f)属于某些I/O(Co至Cn，Do至Dn，Eo至En以及与这些I/O有关的电路设置该芯片上的分区(50、60、70)中，或者设置尽可能靠近上述这些I/O的芯片中，
g)在一块芯片内安置电气电路时要考虑到设置在该芯片的周边区域中的I/O，
h)上述的芯片被安置在具有更高封装级别的载体媒介上，使得被安置好的芯片之间的连接线以及点连接线为最短。
2、如权利要求1中所述的设计系统，其特征在于：只要可能就把电气电路中对时间很重要的通路设置在单独一片芯片上。
3、如权利要求1或2中所述的电气电路，其特征在于，提供一个含有必要的连接线（S2、S3、V23）的正硅载体（3）用作上述的具有更高封装级别的载体媒介，用于在其上安置芯片。
4、如权利要求3中所述的设计系统，其特征在于：上述的正硅载体（3）用薄膜技术制成，在第一平面（金属层1，M1）中基本含有电源线（6、7），在第二平面（金属层2，M2）内含有第一组信号线（S2），在第三个平面（金属层3，M3）中含有第二组信号线（S3），上述的第一和第二信号线（S2，S3）基本上互相成正交设置，并有通路（V23）在合适的位置上把上述的第一组（S1）中的一根信号线与上述的第二组（S2）中的一根信号线连接起来。
5、根据权利要求1至4中的任一个的设计系统，其特征在于：用自上而下的方法把上述的多个芯片和封装（由多个芯片设置在载体媒介上而构成）同时最优化。
6、如权利要求5或者前面的任一权利要求所述的设计系统，其特征在于：在I/O端口区域内设置输入/输出触点垫（Ao至An），并提供芯片（1X）至芯片（2X）的平行连接（见图2）。
7、包含一个用于提供芯片至芯片的连接的半导体最好是硅载体上多个半导体芯片、根据权利要求1至6中的任一个中的设计系统专门设计的半导体薄膜多芯片模块，其特征在于：
a）不同的芯片上对应的输入/输出触点（I/O）互相对应着设置，
b）上述的对应I/O用通过上述的半导体载体中的平行线连接，
c）信号的I/O最好设置在芯片的周边区域内。
8、如权利要求7中所述的半导体薄膜多芯片模块，其特征在于：上述的芯片在差不多整个芯片表面上没有触点垫。
9、如权利要求8所述的半导体薄膜多芯片模块，其特征在于：最外侧的接触垫中包含电源触点，
向芯片中心方向的下面数行（比方说三行）中设有信号I/O接触垫。
10、如权利要求9所述的半导体薄膜多芯片模块，其特征在于：信号I/O触点垫中的外端行中的所有触点垫均设置为要么接地要么接电源电压。
11、如权利要求8，9或10中所述的半导体薄膜多芯片模块，其特征在于：连接信号I/O触点垫的多条实际连接被做成由电源线（接地或电源电压）形成的屏蔽线，特别是在芯片至芯片间连接时更是如此。
12、如权利要求11所述的半导体薄膜多芯片模块，其特征在于：在相邻芯片间直接连接时，在其有关I/O端口区域中不饱含I/O驱动器/接收器电路。
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