JPS6159865A - 大規模集積回路チツプ - Google Patents
大規模集積回路チツプInfo
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- JPS6159865A JPS6159865A JP59182419A JP18241984A JPS6159865A JP S6159865 A JPS6159865 A JP S6159865A JP 59182419 A JP59182419 A JP 59182419A JP 18241984 A JP18241984 A JP 18241984A JP S6159865 A JPS6159865 A JP S6159865A
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- 230000003247 decreasing effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000003442 weekly effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シングルチップ構成、マルチチップ構成の両
方に使用できる大規模集積回路チップに関する。
方に使用できる大規模集積回路チップに関する。
集積回路（ＩＣ）はＩＣチップをパッケージの台座部に
取付け、パッケージの端子ピンに対してワイヤボンディ
ング等による接続を行ない、蓋などにより密閉してなる
。集積回路の規模即ちメモリであればメモリセル数、論
理回路であればゲート数は益々増大の−、途を辿ってお
り、大規模集積回路はＬＳ４と呼ばれるが、大規模化は
素子の微細化により行なわれ、チップサイズは不変であ
るのが普通である。これはチップを大型化するとパター
ン精度を維持できない等の理由による。しかし素子サイ
ズは一定としてチップ面積を２倍、３倍・・・・・・に
すれば集積回路の規模は２倍、３倍・・・・・・になり
、ｆｕｉ単に一層の大規模化を実現できることもまた事
実である。
取付け、パッケージの端子ピンに対してワイヤボンディ
ング等による接続を行ない、蓋などにより密閉してなる
。集積回路の規模即ちメモリであればメモリセル数、論
理回路であればゲート数は益々増大の−、途を辿ってお
り、大規模集積回路はＬＳ４と呼ばれるが、大規模化は
素子の微細化により行なわれ、チップサイズは不変であ
るのが普通である。これはチップを大型化するとパター
ン精度を維持できない等の理由による。しかし素子サイ
ズは一定としてチップ面積を２倍、３倍・・・・・・に
すれば集積回路の規模は２倍、３倍・・・・・・になり
、ｆｕｉ単に一層の大規模化を実現できることもまた事
実である。
そこで１つのＬＳＩパッケージにＬＳＩチップを２１固
、３１固・・・・・・と搭載することが考えられており
、これはマルチチップ構成と呼ばれる。
、３１固・・・・・・と搭載することが考えられており
、これはマルチチップ構成と呼ばれる。
マルチチップ構成の大規模集積回路は第５図に示すよう
に、単純に複数個のＬＳＩチップ１０Ａ。
に、単純に複数個のＬＳＩチップ１０Ａ。
１０Ｂ、ＩＯＣをパッケージ１２の台座部１２Ａに取付
け、各チップのボンディングパッドをワイヤボンディン
グ１６により端子ピン１４に接続したものがある。この
方式では各チップ間の接続があるとしてもそれは端子ピ
ン１４を通して行なわれ、従って大規模集積回路が複数
個ある場合と格別変らない（プリント板上の占有面積は
小になるが）。チップ間結線はパッケージに設けた配線
を通して行なう方式も考えられているが、この方式では
多層配線を備える専用パンケージが必要である。パッケ
ージ上ではチップを密接配置して、第６図に示すように
チップ間の配線は各チップの該当ボンディングパッドを
直接ワイヤボンディング１６Ａにより行なう方式もある
。この方式では専用パッケージは不要であり（勿論チッ
プ搭載数に応じてパッケージは大型化のものを用いる）
、そしてチップ間配線の長さが短かくチップ内配線長と
それ程度らないから、これは内部素子を駆動するのと同
じ能力及び速度で駆動できるという利点がある。なおチ
ップ間配線は一般には信号線がその対象であり、電源は
端子ピンを通して結線されるのが普通である。また、各
チップの外部との結線は、通常のシングルチップ構成の
ものと同様に、ステージ周囲に配置されたボート１７と
チップのパッドをボンディングワイヤ１６′で結ぶこと
により行なわれる。
け、各チップのボンディングパッドをワイヤボンディン
グ１６により端子ピン１４に接続したものがある。この
方式では各チップ間の接続があるとしてもそれは端子ピ
ン１４を通して行なわれ、従って大規模集積回路が複数
個ある場合と格別変らない（プリント板上の占有面積は
小になるが）。チップ間結線はパッケージに設けた配線
を通して行なう方式も考えられているが、この方式では
多層配線を備える専用パンケージが必要である。パッケ
ージ上ではチップを密接配置して、第６図に示すように
チップ間の配線は各チップの該当ボンディングパッドを
直接ワイヤボンディング１６Ａにより行なう方式もある
。この方式では専用パッケージは不要であり（勿論チッ
プ搭載数に応じてパッケージは大型化のものを用いる）
、そしてチップ間配線の長さが短かくチップ内配線長と
それ程度らないから、これは内部素子を駆動するのと同
じ能力及び速度で駆動できるという利点がある。なおチ
ップ間配線は一般には信号線がその対象であり、電源は
端子ピンを通して結線されるのが普通である。また、各
チップの外部との結線は、通常のシングルチップ構成の
ものと同様に、ステージ周囲に配置されたボート１７と
チップのパッドをボンディングワイヤ１６′で結ぶこと
により行なわれる。
ところで集積回路チップでは、外部回路と接続する出力
段は、内部回路を駆動する出力段に比べて駆動能力を大
にしてあり、外部回路との接続用の配線が持つ寄生容量
を充分高速で駆動できるようにしである。特にゲートア
レイ方式またはマスクスライス方式をとるＬＳＩではチ
ップの周辺に駆動能力の大きい出力段を配置し、その中
従ってチップ中央部に内部ゲート用の駆動能力の小さい
素子を配置している。このようなＬＳＩチップを用いて
マルチチップ方式の、チップ間配線は各チップのボンデ
ィングパッドを利用してワイヤボンディングで直接行な
う集積回路を製作すると、該チップ間配線を駆動する出
力段は駆動能力が過大で、無駄な電力を消費し有害無益
な発熱を招いていることになる。ＬＳＩチップを、マル
チチップを予定して作り、チップ間配線駆動用出力段は
内部ゲートと同じ小駆動能力にするということも可能で
あるが、これでは専用ＬＳＩチップが必要になる。
段は、内部回路を駆動する出力段に比べて駆動能力を大
にしてあり、外部回路との接続用の配線が持つ寄生容量
を充分高速で駆動できるようにしである。特にゲートア
レイ方式またはマスクスライス方式をとるＬＳＩではチ
ップの周辺に駆動能力の大きい出力段を配置し、その中
従ってチップ中央部に内部ゲート用の駆動能力の小さい
素子を配置している。このようなＬＳＩチップを用いて
マルチチップ方式の、チップ間配線は各チップのボンデ
ィングパッドを利用してワイヤボンディングで直接行な
う集積回路を製作すると、該チップ間配線を駆動する出
力段は駆動能力が過大で、無駄な電力を消費し有害無益
な発熱を招いていることになる。ＬＳＩチップを、マル
チチップを予定して作り、チップ間配線駆動用出力段は
内部ゲートと同じ小駆動能力にするということも可能で
あるが、これでは専用ＬＳＩチップが必要になる。
また、ＬＳＩチップの配置位置の違いにより異なるチッ
プを必要とする０例えば、第６図のＬＳＩチップＩＯＡ
とＩＯＢとでは、小駆動能力の出力段の配置の異なるチ
ップとなる。勿論、ＬＳＩチップはシングルチップ用、
マルチチップ用の区別なく、これらに共通に製作できる
のが好ましい。
プを必要とする０例えば、第６図のＬＳＩチップＩＯＡ
とＩＯＢとでは、小駆動能力の出力段の配置の異なるチ
ップとなる。勿論、ＬＳＩチップはシングルチップ用、
マルチチップ用の区別なく、これらに共通に製作できる
のが好ましい。
それ教本発明は専用パッケージ、専用ＬＳＩチップのい
ずれも不要で、チップ間配線は各チップのボンディング
パッドを利用した直接配線方式をとるが無駄な電力消費
先住を回避することができるＬＳＩチップを提供しよう
とするものである。
ずれも不要で、チップ間配線は各チップのボンディング
パッドを利用した直接配線方式をとるが無駄な電力消費
先住を回避することができるＬＳＩチップを提供しよう
とするものである。
Ｃ問題点を解決するための手段〕
本発明はチップ周辺に出力段トランジスタを配設した大
規模集積回路チップにおいて、該出力段トランジスタに
、制御用トランジスタを備えて、該制御用トランジスタ
をオンオフすることにより出力段トランジスタの駆動能
力を増減する回路を設け、該制御用トランジスタのオン
オフ信号入力端を該出力段トランジスタが属する辺の単
位で共通な制御用ボンディングバンドへ接続したことを
特徴とするが、次に実施例を参照しながら構成及び作用
を詳細に説明する。
規模集積回路チップにおいて、該出力段トランジスタに
、制御用トランジスタを備えて、該制御用トランジスタ
をオンオフすることにより出力段トランジスタの駆動能
力を増減する回路を設け、該制御用トランジスタのオン
オフ信号入力端を該出力段トランジスタが属する辺の単
位で共通な制御用ボンディングバンドへ接続したことを
特徴とするが、次に実施例を参照しながら構成及び作用
を詳細に説明する。
第１図は本発明の実施例を示す。１０はＬＳＩチップ、
２０はその内部ゲート、２２はその周辺の出力段、２４
はボンディングパッドである。このＬＳＩチップ２４は
、例えばマスタースライス方式により作られたゲートア
レイＬＳＩなどであるが、出力段は前述のように周辺部
、すなわち矩形のチップであればその４辺に配設される
。そして、この出力段は制御用トランジスタを有し、そ
のオン・オフによって出力段駆動能力を大きいものと小
さいものに切換えることが可能な構成となっている。チ
ップの１辺に配設された出力段の制御用トランジスタは
、その１隅に配設された制御用ボンディングパッド２６
に接続されており、そこからオン・オフのための信号が
供給される。また、制御用ホンディングパッド２６に隣
接して電源（ＶｃｃまたはＧＮＤ）用バッドが配設され
ている。
２０はその内部ゲート、２２はその周辺の出力段、２４
はボンディングパッドである。このＬＳＩチップ２４は
、例えばマスタースライス方式により作られたゲートア
レイＬＳＩなどであるが、出力段は前述のように周辺部
、すなわち矩形のチップであればその４辺に配設される
。そして、この出力段は制御用トランジスタを有し、そ
のオン・オフによって出力段駆動能力を大きいものと小
さいものに切換えることが可能な構成となっている。チ
ップの１辺に配設された出力段の制御用トランジスタは
、その１隅に配設された制御用ボンディングパッド２６
に接続されており、そこからオン・オフのための信号が
供給される。また、制御用ホンディングパッド２６に隣
接して電源（ＶｃｃまたはＧＮＤ）用バッドが配設され
ている。
このＬＳＩチップは図示しないがパッケージに単独でも
又は複数個まとめてでも取付けられ、後者、 のマル
チチップ構成の場合は各々のボンディングバンド間を直
接に接続するワイヤボンディングや導電パターンの印刷
されたフィルムボンディング等による低容量の相互配線
をするのが好ましい。
又は複数個まとめてでも取付けられ、後者、 のマル
チチップ構成の場合は各々のボンディングバンド間を直
接に接続するワイヤボンディングや導電パターンの印刷
されたフィルムボンディング等による低容量の相互配線
をするのが好ましい。
第２図は１個のパッケージに６個のＬＳＩチップ１０Ａ
〜ＩＯＦを搭載したマルチチップ構成の例を示す。ＬＳ
ＩチップＩＯＡ〜ＩＯＦはいずれも第１図のＬＳＩチッ
プ１０と同一構成からなる。
〜ＩＯＦを搭載したマルチチップ構成の例を示す。ＬＳ
ＩチップＩＯＡ〜ＩＯＦはいずれも第１図のＬＳＩチッ
プ１０と同一構成からなる。
第３図は、第２図のマルチチップ構成のＬＳＩチップを
ボンディングした例を示す。この図で制御用ボンディン
グパッド２６は矢印の方向の１辺に配設された出力段２
２の制御用トランジスタに接続されている。したがって
、制御用ボンディングパッド２６に加える電圧の大小に
より、制御用トランジスタがオン・オフし、出力段駆動
能力が大または小に切換わる。
ボンディングした例を示す。この図で制御用ボンディン
グパッド２６は矢印の方向の１辺に配設された出力段２
２の制御用トランジスタに接続されている。したがって
、制御用ボンディングパッド２６に加える電圧の大小に
より、制御用トランジスタがオン・オフし、出力段駆動
能力が大または小に切換わる。
本例では隣接するチップに接続される出力段２２の駆動
能力を小さくするため、その出力段２２に接続の制御用
ボンディングバンド２６とＧＮＤ゛用の電源パッドを接
続し、制御用ボンディングバンド２６を低電位とする。
能力を小さくするため、その出力段２２に接続の制御用
ボンディングバンド２６とＧＮＤ゛用の電源パッドを接
続し、制御用ボンディングバンド２６を低電位とする。
また、パッケージ外部への出力用ボート１７に接続され
る出力段２２の駆動能力は大きくするため、その出力段
に接続の制御用ボンディングバンド２６とＶｃｃ電源用
の電源パッドを接続し、制御用ボンディングバンド２６
を高電位とする。ここで、制御用ボンディングバンド２
６に隣接して電源パッド２７が設けられているので、そ
のパッドどうしの接続は容易になされる。
る出力段２２の駆動能力は大きくするため、その出力段
に接続の制御用ボンディングバンド２６とＶｃｃ電源用
の電源パッドを接続し、制御用ボンディングバンド２６
を高電位とする。ここで、制御用ボンディングバンド２
６に隣接して電源パッド２７が設けられているので、そ
のパッドどうしの接続は容易になされる。
本例では隣接するチップに接続される出力段２２の駆動
能力を小さくできるので、低消費電力化が図られること
になる。
能力を小さくできるので、低消費電力化が図られること
になる。
尚、本発明における制御用ボンディングバンドの配置は
、必ずしもチップの隅に設ける場合に限るものでなく、
１辺を構成する各出力段の制御用トランジスタに接続さ
れていて、高電位及び低電位の電源用の電源パッドがそ
れぞれ近くに配置されていればよい。
、必ずしもチップの隅に設ける場合に限るものでなく、
１辺を構成する各出力段の制御用トランジスタに接続さ
れていて、高電位及び低電位の電源用の電源パッドがそ
れぞれ近くに配置されていればよい。
また、本発明のＬＳＩチップは１つのチップのみ搭載し
たシングルチップ構成の場合でも、すべての出力段の駆
動能力を大とすれば、適用可能であることは言うまでも
ない。
たシングルチップ構成の場合でも、すべての出力段の駆
動能力を大とすれば、適用可能であることは言うまでも
ない。
次に第１図乃至第３図のＬＳＩチップにおける出力段の
例を第４図に示す。
例を第４図に示す。
第４図でＱｌは出力段トランジスタ、Ｒｏは負荷、Ｒ１
，Ｒ２は抵抗、Ｑ２は制御用トランジスタである。出力
段トランジスタＱ１の入力端ＩＮは内部ゲート２０に接
続され、出力端○ＵＴはボンディングバンド２４に接続
される。制御用トランジスタＱ２の入力端ｖは制御用ボ
ンディングパッド２６に接続される。出力段は一般に複
数個あり、各々の入／出力端ｌＮ１０ＵＴはそれぞれの
内部ゲートの出力端及びボンディングバンドに接続され
るが、制御用トランジスタＱ２の入力端Ｑ２は週単位（
チ・ノブは矩形であるから４辺の各週単位）で共通に制
御用ボンディングバンド２６ （これは４隅に各１個、
計４個ある。勿論これはチップ周辺のボンディングバン
ドの適宜のものを利用してよい）に接続される。第４図
ｆａ）の回路では制御用ボンディングパッドを電源ＶＣ
Ｃへ接続するとトランジスタＱ２はオンになり、抵抗Ｒ
２を通して出力段トランジスタＱ１に付加ベース電流が
流れて該トランジスタの駆動能力が高まる。また該ボン
ディングパッドをグランドへ接続すればトランジスタＱ
２はオフとなり、出力段トランジスタＱ１のベース電流
は抵抗Ｒ１を通して供給されるもののみとなり、該トラ
ンジスタＱ１の駆動能力は低下する。従ってシングルチ
ップで使用するときは制御用ボンディングバンド２６を
電１１１９Ｖｃｃへ接続し、マルチチップで使用すると
きは該制御用ボンディングパッドをグランドへ接続すれ
ば、出力段トランジスタの駆動能力を所望通りに変更す
ることができる。マルチチップの場合は週単位で隣りの
チップと対向するから、出力段ドライバビリティの変更
を週単位で可能にしておくと好都合である。
，Ｒ２は抵抗、Ｑ２は制御用トランジスタである。出力
段トランジスタＱ１の入力端ＩＮは内部ゲート２０に接
続され、出力端○ＵＴはボンディングバンド２４に接続
される。制御用トランジスタＱ２の入力端ｖは制御用ボ
ンディングパッド２６に接続される。出力段は一般に複
数個あり、各々の入／出力端ｌＮ１０ＵＴはそれぞれの
内部ゲートの出力端及びボンディングバンドに接続され
るが、制御用トランジスタＱ２の入力端Ｑ２は週単位（
チ・ノブは矩形であるから４辺の各週単位）で共通に制
御用ボンディングバンド２６ （これは４隅に各１個、
計４個ある。勿論これはチップ周辺のボンディングバン
ドの適宜のものを利用してよい）に接続される。第４図
ｆａ）の回路では制御用ボンディングパッドを電源ＶＣ
Ｃへ接続するとトランジスタＱ２はオンになり、抵抗Ｒ
２を通して出力段トランジスタＱ１に付加ベース電流が
流れて該トランジスタの駆動能力が高まる。また該ボン
ディングパッドをグランドへ接続すればトランジスタＱ
２はオフとなり、出力段トランジスタＱ１のベース電流
は抵抗Ｒ１を通して供給されるもののみとなり、該トラ
ンジスタＱ１の駆動能力は低下する。従ってシングルチ
ップで使用するときは制御用ボンディングバンド２６を
電１１１９Ｖｃｃへ接続し、マルチチップで使用すると
きは該制御用ボンディングパッドをグランドへ接続すれ
ば、出力段トランジスタの駆動能力を所望通りに変更す
ることができる。マルチチップの場合は週単位で隣りの
チップと対向するから、出力段ドライバビリティの変更
を週単位で可能にしておくと好都合である。
第４図（ｂ）の場合は制御用ボンディングパッド２６を
グランドへ接続するとトランジスタＱ２はオンになり、
エミッタホロアの出力段トランジスタＱ＋の負荷抵抗Ｒ
ａに並列に抵抗Ｒ２が接続されて該トランジスタの駆動
能力が増加する。逆に、制御用ボンディングパソド２６
を電源Ｖｃｃへ接続するとトランジスタＱ２はオフとな
り、抵抗Ｒ２は除かれてトランジスタＱ１の駆動能力は
低下する。従ってシングルチップなら前者、マルチチッ
プなら後者にすればよい。但し隣りのチップに対向する
辺の出力段に対して、である。隣りのチップに対向しな
い辺の出力段は端子ピンに接続されるから、マルチチッ
プでもシングルチップと同じにしておく。
グランドへ接続するとトランジスタＱ２はオンになり、
エミッタホロアの出力段トランジスタＱ＋の負荷抵抗Ｒ
ａに並列に抵抗Ｒ２が接続されて該トランジスタの駆動
能力が増加する。逆に、制御用ボンディングパソド２６
を電源Ｖｃｃへ接続するとトランジスタＱ２はオフとな
り、抵抗Ｒ２は除かれてトランジスタＱ１の駆動能力は
低下する。従ってシングルチップなら前者、マルチチッ
プなら後者にすればよい。但し隣りのチップに対向する
辺の出力段に対して、である。隣りのチップに対向しな
い辺の出力段は端子ピンに接続されるから、マルチチッ
プでもシングルチップと同じにしておく。
以上説明したように本発明では組立て時に週単位で出力
段駆動能力をアセンブル時点で自由に変更できるので、
シングルチップ構成、マルチチップ構成をＸ識すること
なくただ一種類のＬＳＩチップを製作するだけでよいの
で経済的であり、またマルチチップ構成にしたとき過大
な駆動能力を持たず、無用な電力消費を招くことがない
。また試験時などは駆動能力が大きい方がよいが、この
ときは制御用ボンディングパソドに加える電圧をそのよ
うに変えればよい、という利点がある。
段駆動能力をアセンブル時点で自由に変更できるので、
シングルチップ構成、マルチチップ構成をＸ識すること
なくただ一種類のＬＳＩチップを製作するだけでよいの
で経済的であり、またマルチチップ構成にしたとき過大
な駆動能力を持たず、無用な電力消費を招くことがない
。また試験時などは駆動能力が大きい方がよいが、この
ときは制御用ボンディングパソドに加える電圧をそのよ
うに変えればよい、という利点がある。
第１図は本発明の実施例を示す説明図、第２図は第１図
のＬＳ、Ｉチップをマルチチップ構成にした例を示す説
明図、第３図は本発明によるマルチチップ構成のボンデ
ィング例を示す図、第４図は出力段トランジスタの駆動
能力を変更する回路例を示す図、第５図及び第６図は従
来のマルチチップ構成の説明図である。 図面でＱｌは出力段トランジスタ、１０はＬＳＩチップ
、Ｑ２は制御用トランジスタ、■はオンオフ信号入力端
、２６は制御用ボンディングパソド、２７は電源パッド
である。
のＬＳ、Ｉチップをマルチチップ構成にした例を示す説
明図、第３図は本発明によるマルチチップ構成のボンデ
ィング例を示す図、第４図は出力段トランジスタの駆動
能力を変更する回路例を示す図、第５図及び第６図は従
来のマルチチップ構成の説明図である。 図面でＱｌは出力段トランジスタ、１０はＬＳＩチップ
、Ｑ２は制御用トランジスタ、■はオンオフ信号入力端
、２６は制御用ボンディングパソド、２７は電源パッド
である。
Claims (1)
- 【特許請求の範囲】 チップ周辺に出力段トランジスタを配設した大規模集
積回路チップにおいて、 該出力段トランジスタに、制御用トランジスタを備えて
、該制御用トランジスタをオンオフすることにより出力
段トランジスタの駆動能力を増減する回路を設け、該制
御用トランジスタのオンオフ信号入力端を該出力段トラ
ンジスタが属する辺の単位で共通な制御用ボンディング
パッドへ接続したことを特徴とする大規模集積回路チッ
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182419A JPS6159865A (ja) | 1984-08-31 | 1984-08-31 | 大規模集積回路チツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182419A JPS6159865A (ja) | 1984-08-31 | 1984-08-31 | 大規模集積回路チツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159865A true JPS6159865A (ja) | 1986-03-27 |
| JPH0210582B2 JPH0210582B2 (ja) | 1990-03-08 |
Family
ID=16117953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182419A Granted JPS6159865A (ja) | 1984-08-31 | 1984-08-31 | 大規模集積回路チツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267748A (ja) * | 1988-09-01 | 1990-03-07 | Nec Corp | 半導体装置 |
| US7190604B2 (en) * | 2005-06-27 | 2007-03-13 | Lyontek Inc. | Capacity dividable memory IC |
-
1984
- 1984-08-31 JP JP59182419A patent/JPS6159865A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267748A (ja) * | 1988-09-01 | 1990-03-07 | Nec Corp | 半導体装置 |
| US7190604B2 (en) * | 2005-06-27 | 2007-03-13 | Lyontek Inc. | Capacity dividable memory IC |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210582B2 (ja) | 1990-03-08 |
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