JPH0267748A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0267748A JPH0267748A JP63220110A JP22011088A JPH0267748A JP H0267748 A JPH0267748 A JP H0267748A JP 63220110 A JP63220110 A JP 63220110A JP 22011088 A JP22011088 A JP 22011088A JP H0267748 A JPH0267748 A JP H0267748A
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- JP
- Japan
- Prior art keywords
- gate
- input
- output
- external terminal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000000295 complement effect Effects 0.000 claims abstract description 11
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000256815 Apocrita Species 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に複数の電流規格値を持
つ相補型ＭＩＳトランジスタにより構成された出力端子
を有する半導体装置に関する。
つ相補型ＭＩＳトランジスタにより構成された出力端子
を有する半導体装置に関する。
従来、この種の半導体装置は、出力端子が複数の機能を
有する場合、出力電流あるいは消費電流の規格を各機能
に合わせ最適化を計ることはなく、各機能のうち最も大
きな出力電流の規格に合わせ、出力用のＭＩＳトランジ
スタは１つで内部のゲート回路により複数の機能を持た
せたものが一般的であった。
有する場合、出力電流あるいは消費電流の規格を各機能
に合わせ最適化を計ることはなく、各機能のうち最も大
きな出力電流の規格に合わせ、出力用のＭＩＳトランジ
スタは１つで内部のゲート回路により複数の機能を持た
せたものが一般的であった。
上述した従来の半導体装置は、出力電流の規格が１つで
あるので、例えば、ＰＯＲＴとＬＣＤドライバー の共
用端子をＣＭＯ３構造で実現した場合に、出力電流の規
格をＰＯＲＴ用に大きな値を設定して出力用ＭＯＳトラ
ンジスタを作ると、ＬＣＤドライバーとして使用した場
合、出力変化時に、出力用ＣＭＯＳトランジスタ間で不
必要な貫通電流が流れ、無意味に消費電流を増加させて
しまうという欠点がある。
あるので、例えば、ＰＯＲＴとＬＣＤドライバー の共
用端子をＣＭＯ３構造で実現した場合に、出力電流の規
格をＰＯＲＴ用に大きな値を設定して出力用ＭＯＳトラ
ンジスタを作ると、ＬＣＤドライバーとして使用した場
合、出力変化時に、出力用ＣＭＯＳトランジスタ間で不
必要な貫通電流が流れ、無意味に消費電流を増加させて
しまうという欠点がある。
本発明の半導体装置は、複数の機能を有しそれぞれの機
能に合せた出力電流の規格値及び消費電流の規格値を有
する入出力端子と、該入出力端子に出力する複数の電流
規格値を有する相補型ＭＩＳトランジスタと、ゲート保
護を必要とする入力用ゲート回路と、該入力用ゲート回
路のゲート保護のための静電気保護特性を低下すること
なくそれぞれの前記相補型ＭＩＳトランジスタのゲート
を制御する論理回路とを含んで構成される。
能に合せた出力電流の規格値及び消費電流の規格値を有
する入出力端子と、該入出力端子に出力する複数の電流
規格値を有する相補型ＭＩＳトランジスタと、ゲート保
護を必要とする入力用ゲート回路と、該入力用ゲート回
路のゲート保護のための静電気保護特性を低下すること
なくそれぞれの前記相補型ＭＩＳトランジスタのゲート
を制御する論理回路とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
第１図に示すように、この実施例では、出力電流に２つ
の規格を設定している。入出力モード切換信号１０２は
入出力端子としての外部端子１１６のモードを設定する
もので、入出力モード切換信号１０２の論理レベルが高
レベルのとき、外部端子１１６は出力モードとなり、低
レベルのとき入力モードとなる。
の規格を設定している。入出力モード切換信号１０２は
入出力端子としての外部端子１１６のモードを設定する
もので、入出力モード切換信号１０２の論理レベルが高
レベルのとき、外部端子１１６は出力モードとなり、低
レベルのとき入力モードとなる。
相補型ＰチャネルのＭＩＳ）−ランジスタ１１７１１８
と相補型Ｎチャネルのトランジスタ１１９１２０との、
それぞれのドレインは、外部端子１１６に接続されてい
る。出力電流規格切換信号１０１はボートの電流規格を
切換える信号で、論理レベルが高レベルのとき大電流モ
ード（以下、モード１と記す）となり、低レベルのとき
小電流モード（以下、モード２と記す）となる。
と相補型Ｎチャネルのトランジスタ１１９１２０との、
それぞれのドレインは、外部端子１１６に接続されてい
る。出力電流規格切換信号１０１はボートの電流規格を
切換える信号で、論理レベルが高レベルのとき大電流モ
ード（以下、モード１と記す）となり、低レベルのとき
小電流モード（以下、モード２と記す）となる。
モード１では、論理ゲートのＮＡＮＤゲート１０７．１
０８及びＮＯＲゲート１０９，１１０がすべてイネーブ
ル状態となり、出力データ信号１０３のデータにより、
各々の出力レベルが決定される。即ち、モード１では、
ＭＩＳトランジスタ１１７〜１２０の４個のトランジス
タがイネーブル状態であり、出力データ信号１０３のレ
ベルが高レベルのときは、ＮＡＮＤゲート１０７゜１０
８の出力が低レベルとなり、ＮＯＲゲート１０９．１１
０の出力も低レベルとなる。
０８及びＮＯＲゲート１０９，１１０がすべてイネーブ
ル状態となり、出力データ信号１０３のデータにより、
各々の出力レベルが決定される。即ち、モード１では、
ＭＩＳトランジスタ１１７〜１２０の４個のトランジス
タがイネーブル状態であり、出力データ信号１０３のレ
ベルが高レベルのときは、ＮＡＮＤゲート１０７゜１０
８の出力が低レベルとなり、ＮＯＲゲート１０９．１１
０の出力も低レベルとなる。
従って、ＭＩＳトランジスタ１１７〜１２０のゲート信
号１１１〜１１４はすべて低レベルとなり、ＭＩＳトラ
ンジスタ１１７〜１２０のうち、ＭＩＳトランジスタ１
１７及び１１８は導通状態となり、ＭＩＳトランジスタ
１１９及び１２０は非導通状態となる。同様に、出力デ
ータ信号１０３のレベルが低レベルとなり、ＭＩＳトラ
ンジスタ１１９及び１２０は非導通状態となる。同様に
、出力データ信号１０３のレベルが低レベルのときは、
論理ゲート１０７〜１１０の出力はすべて高レベルとな
り、ＭＩＳトランジスタ１１７〜１２０のうち、ＭＩＳ
トランジスタ１１７及び１１８は非導通状態となり、Ｍ
ＩＳトランジスタ１１９及び１２０は導通状態となる。
号１１１〜１１４はすべて低レベルとなり、ＭＩＳトラ
ンジスタ１１７〜１２０のうち、ＭＩＳトランジスタ１
１７及び１１８は導通状態となり、ＭＩＳトランジスタ
１１９及び１２０は非導通状態となる。同様に、出力デ
ータ信号１０３のレベルが低レベルとなり、ＭＩＳトラ
ンジスタ１１９及び１２０は非導通状態となる。同様に
、出力データ信号１０３のレベルが低レベルのときは、
論理ゲート１０７〜１１０の出力はすべて高レベルとな
り、ＭＩＳトランジスタ１１７〜１２０のうち、ＭＩＳ
トランジスタ１１７及び１１８は非導通状態となり、Ｍ
ＩＳトランジスタ１１９及び１２０は導通状態となる。
一方、モード２では、ＮＡＮＤゲート１０７の出力は高
レベルに固定されＮＯＲゲート１１０の出力は低レベル
に固定されるため、ＭＩＳトランジスタ１１７及び１２
０は出力データ信号１０３のレベルに無関係に非導通状
態となり、ＭＩＳトランジスタ１１８及び１１９の２つ
が出力データ信号１０３により変化する。
レベルに固定されＮＯＲゲート１１０の出力は低レベル
に固定されるため、ＭＩＳトランジスタ１１７及び１２
０は出力データ信号１０３のレベルに無関係に非導通状
態となり、ＭＩＳトランジスタ１１８及び１１９の２つ
が出力データ信号１０３により変化する。
第２図は第１図の破線で囲った回路のレイアウトを示す
平面図である。
平面図である。
第２図において、パッド２０６をはさんで図面左側がＰ
チャネル型のＭＩＳ）−ランジスタ、右側がＮチャネル
型のＭＩＳ）−ランジスタである。入力用配線２０３は
第１図に示す入力信号１１５の供給線である。ゲート配
線２０１及び２０２はＰチャネル型のＭＩＳトランジス
タのゲート信号用の配線で、ゲート配線２０１は第１図
のゲート信号１１１の供給線、ゲート配線２０２はゲー
ト信号１１２の供給線である。同様に、ゲート配線２０
４及び２０５はＮチャネル型のＭＩＳトランジスタのゲ
ート信号用の配線で、ゲート配線２０４は第１図に示す
ゲート信号１１３の供給線であり、ゲート配線２０５は
ゲート信号１１４の供給線である。
チャネル型のＭＩＳ）−ランジスタ、右側がＮチャネル
型のＭＩＳ）−ランジスタである。入力用配線２０３は
第１図に示す入力信号１１５の供給線である。ゲート配
線２０１及び２０２はＰチャネル型のＭＩＳトランジス
タのゲート信号用の配線で、ゲート配線２０１は第１図
のゲート信号１１１の供給線、ゲート配線２０２はゲー
ト信号１１２の供給線である。同様に、ゲート配線２０
４及び２０５はＮチャネル型のＭＩＳトランジスタのゲ
ート信号用の配線で、ゲート配線２０４は第１図に示す
ゲート信号１１３の供給線であり、ゲート配線２０５は
ゲート信号１１４の供給線である。
ゲート配線２０１と２０２は、Ｐチャネル型のトランジ
スタのほぼ中央部で切断され、又、ここでＰチャネルト
ランジスタ領域２０８も切断され２つのＰチャネルトラ
ンジスタを形成している。
スタのほぼ中央部で切断され、又、ここでＰチャネルト
ランジスタ領域２０８も切断され２つのＰチャネルトラ
ンジスタを形成している。
静電保護を考えたとき、その保証レベルはドレイン面積
に正確に比例するわけではなく、レイアウトの形状、特
にパッド部との接続、入力位置及び相補型のＭＩＳトラ
ンジスタの向き等で左右される。従って、２種類の出力
電流規格を得るために、単に２つのＭＩＳトランジスタ
を任意の大きさに設計するのではなく、第２図に示すよ
うに、静電保護が十分なされた、ある規格化された出力
用相補型のＭＩＳトランジスタのレイアウトが完成して
いる場合に、そのレイアウトを用いて、容易に出力電流
の規格を複数持たせるために、ＭＩＳトランジスタを分
割するレイアウトを示している。
に正確に比例するわけではなく、レイアウトの形状、特
にパッド部との接続、入力位置及び相補型のＭＩＳトラ
ンジスタの向き等で左右される。従って、２種類の出力
電流規格を得るために、単に２つのＭＩＳトランジスタ
を任意の大きさに設計するのではなく、第２図に示すよ
うに、静電保護が十分なされた、ある規格化された出力
用相補型のＭＩＳトランジスタのレイアウトが完成して
いる場合に、そのレイアウトを用いて、容易に出力電流
の規格を複数持たせるために、ＭＩＳトランジスタを分
割するレイアウトを示している。
以上説明したように本発明は、規格化されたブロックを
用いてゲート及び拡散部を切断する方法を用いてトラン
ジスタを分割することにより、静電破壊強度を低下させ
ることなく、小さな面積で複数の電流規格値を有する出
力端子を容易に作ることができる効果がある。
用いてゲート及び拡散部を切断する方法を用いてトラン
ジスタを分割することにより、静電破壊強度を低下させ
ることなく、小さな面積で複数の電流規格値を有する出
力端子を容易に作ることができる効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
破線で囲った回路のレイアウトを示す平面図である。 １０１・・・出力電流規格切換信号、１０２・・・入出
力モード切換信号、１０３・・・出力データ信号、１０
４・・・入力用ＡＮＤゲート、１０５・・・内部への入
力信号、１０６・・・ＡＮＤゲート、１０７１０８・・
・ＮＡＮＤゲート、１０９．１１０・・・ＮＯＲゲート
、１１１〜１１４・・・ゲート信号、１１５・・・入力
信号、１１６・・・外部端子、１１７〜１２０・・・Ｍ
ＩＳ）−ランジスタ、２０１，２０２・・・ゲート配線
、２０３・・・入力用配線、２０４，２０５・・・ゲー
ト配線、２０６・・・パッド、２０７・・・Ｎウェル領
域、２０８・・・Ｐチャンネル１〜ランジスタ領域、２
０９・・・多結晶シリコン・アルミニウムコンタクト、
２１０・・・Ｎチャンネルトランジスタ領域、２１１・
・・拡散層・アルミニウムコンタクト、２１２・・・電
源アルミニウム配線、２１３・・・接地アルミニウム配
線。
破線で囲った回路のレイアウトを示す平面図である。 １０１・・・出力電流規格切換信号、１０２・・・入出
力モード切換信号、１０３・・・出力データ信号、１０
４・・・入力用ＡＮＤゲート、１０５・・・内部への入
力信号、１０６・・・ＡＮＤゲート、１０７１０８・・
・ＮＡＮＤゲート、１０９．１１０・・・ＮＯＲゲート
、１１１〜１１４・・・ゲート信号、１１５・・・入力
信号、１１６・・・外部端子、１１７〜１２０・・・Ｍ
ＩＳ）−ランジスタ、２０１，２０２・・・ゲート配線
、２０３・・・入力用配線、２０４，２０５・・・ゲー
ト配線、２０６・・・パッド、２０７・・・Ｎウェル領
域、２０８・・・Ｐチャンネル１〜ランジスタ領域、２
０９・・・多結晶シリコン・アルミニウムコンタクト、
２１０・・・Ｎチャンネルトランジスタ領域、２１１・
・・拡散層・アルミニウムコンタクト、２１２・・・電
源アルミニウム配線、２１３・・・接地アルミニウム配
線。
Claims (1)
- 複数の機能を有しそれぞれの機能に合せた出力電流の
規格値及び消費電流の規格値を有する入出力端子と、該
入出力端子に出力する複数の電流規格値を有する相補型
ＭＩＳトランジスタと、ゲート保護を必要とする入力用
ゲート回路と、該入力用ゲート回路のゲート保護のため
の静電気保護特性を低下することなくそれぞれの前記相
補型ＭＩＳトランジスタのゲートを制御する論理回路と
を含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220110A JPH0267748A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220110A JPH0267748A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267748A true JPH0267748A (ja) | 1990-03-07 |
Family
ID=16746069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220110A Pending JPH0267748A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267748A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59227154A (ja) * | 1983-06-08 | 1984-12-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6012741A (ja) * | 1983-07-01 | 1985-01-23 | Hitachi Ltd | 半導体集積回路 |
| JPS6159865A (ja) * | 1984-08-31 | 1986-03-27 | Fujitsu Ltd | 大規模集積回路チツプ |
| JPS639220A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | バツフア回路 |
-
1988
- 1988-09-01 JP JP63220110A patent/JPH0267748A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59227154A (ja) * | 1983-06-08 | 1984-12-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6012741A (ja) * | 1983-07-01 | 1985-01-23 | Hitachi Ltd | 半導体集積回路 |
| JPS6159865A (ja) * | 1984-08-31 | 1986-03-27 | Fujitsu Ltd | 大規模集積回路チツプ |
| JPS639220A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | バツフア回路 |
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