JPS59227154A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS59227154A
JPS59227154A JP58100729A JP10072983A JPS59227154A JP S59227154 A JPS59227154 A JP S59227154A JP 58100729 A JP58100729 A JP 58100729A JP 10072983 A JP10072983 A JP 10072983A JP S59227154 A JPS59227154 A JP S59227154A
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JP
Japan
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circuit
output
resistor
potential
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JP58100729A
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JPH0563943B2 (ja
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Yoji Nishio
洋二 西尾
Masahiro Iwamura
将弘 岩村
Ikuro Masuda
郁朗 増田
Shigeo Kuboki
茂雄 久保木
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路に係り、特に、入出力共通ビン
をもつMO8集積回路装置に関する。
〔発明の背景〕
一般にMOS、LSIには入出力共通ビンが設けられる
。第1[Nは従来のCMOf9.I、8Iの入出力共通
ビン付近を示したものである。PI!VO8I とNM
O82で出力回路が構成され、その出力5はポンディン
グパッド9に接続されている。ホンディングパッド9は
PMO86とNMO87から構成される入力回路の入力
にも接続されている。
出力回路のPMO81の入力3が′1”レベルになり、
NMO82の入力4が″′0″レベルになると出力回路
はハイ インピーダンス状態になる。この時、ポンディ
ングパッド9にLSIの外部から入力が印加されないと
、ポンディングパッド90′亀位は不定になり、最終的
には出力回路のPMO81とNMO82のオフ抵抗など
の分割抵抗で決まる電位になる。その値が入力回路のス
レッショルド竜圧付近にあると、入力回路のPMUS6
とNMO87の両方がON状態になり、消*電力が著し
く増えそのLSIが故障する場合もあった。
図中、8はPMO86またはNMO8の出力である。
〔発明の目的〕
本発明の目的は入出力共通ビンを持つLS Ik使用す
るに際して、利用者に制限を加えない、信頼度の高いL
SIを提供するにある。
〔発明の概要〕
本発明の賛意は入出力共通ビンと入力回路の入力との間
と、電源あるいは接地との間にそれぞれ抵抗体を設けて
、出力回路がハイ インピーダンス状態で入力電位が加
わらない時に、入力電位を電源電位あるいは接地電位に
するにある。
〔発明の実施例〕
以下、本発明の一実施例を図面により説明する。
第2図は、ポンディングパッド9と入力回路の入力との
間20と、電源電位21との間に抵抗lOを設けたもの
である。抵抗]’ rl ′fI:設けた事によって、
出力回路がハイ インピーダンス状態になって、入力が
印加されない時に、入力回路の入力の電位は電源電圧近
くまで、プルアップされる。したがって、入力回路のP
MO86がオフになり、貫通電流は流れない。抵抗の大
きさは、入出力共通ビンの数や外部回路種や放電の時定
数から決定すれば良く、オーダ的には数十にΩから数十
MΩである。
本実施例によれは、貫通電流が流れないので、低消費電
力及び信頼度の高いLSI’!r使用制限なしで、1史
用することができる。
第3図は、他の実施例金示す。ポンディングパッド9と
入力回路の入力との間20と接地電位との間に抵抗11
を設けたものである。抵抗11を設けることによって、
出力回路がハイ インピータンス状態になって、入力が
印加されない時に、入力回路の入力の電位は接地電位近
くまでプルダウンされる。したがって、入力回路のNM
(J87がオフになり、貫通電流は流れない。抵抗の大
きさは、入出力共通ビンの数や外部回路種や放電の時定
数から決定すれば良く、オーダ的には数十にΩから数十
MΩである。
第4図は、さらに他の実施例を示したもので抵抗体とし
て、ソースが電源電位21に、ドレインがポンディング
パッド9と入力回路の入力との間20に、ケートが接地
電位に接続されたPM(J813を設けたものである。
PMO813を設けたことによって、出力回路がハイ 
インピータンス状態になって、入力が印加されない時に
、入力回路の人力の電位は電源電位近く1でプルアップ
される。
したがって、入力回路のPMO86がオフになり貫通電
流は流れない。PMO813のサイズは入出力共通ビン
の数や外部回路種や放電の時定数から決定すれば良い。
この場合は、抵抗素子をLSI上に設けなくて良いので
製造10セスが簡単になる。
第5図は抵抗体として、ソースが接地電位に、ドレイン
がポンディングパッド9と入力回路の入力との間20に
、ケートが電源電位21に接続されたNMO812を設
けたものである。NMO812を設けたことによって、
出力回路がハイ インピーダンス状態になって、入力が
印加されない時に、入力回路の入力の電位は接地電位近
くまでゾルダウンされる。したがって、入力回路のNM
O87がオフになり、貫通電流は流れない。NMO81
2のサイズは入出力共通ビンの数や外部回路種や放電の
時定数から決定すれは良い。
第6図は抵抗体として、ソースが電源電位21に、ドレ
インがポンディングパッド9と入力回路の人力との間2
0に、ゲートが論理ゲート17の出力に接続されたPM
O816Th設けたものである。
論理ゲー)17の入力は出力回路のPMO81の入力3
及びNMO82の入力4と接続される。論理ゲート17
は入力3が′1”レベルで入力4が″′0″レベルの時
のみ、出力が′0”レベルになる回路である。したがっ
て、出力回路がノ・イ インピーダンス状態になった時
のみ論理ゲー)17の出力は′0”レベルになり、PM
U816 はオン状態になる。故に、出力回路がハイ 
インピーダンス状態になって、入力が印加されない時に
、人力ILiJ路の人力の電位は電源電位近くまでプル
アップされる。
そのため、入力回路のPMO86がオフになり貫通電流
は流れない。本実施例によれば、入出力共通ビンが出力
モードの時は、PMO816がオフになり、出力の°′
0′°レベル確保のためのNMO82のサイズが小さく
て済み、集積度が向上する。
′  第7図では抵抗体として、ソースが接地電位に、
ドレインがポンディングパッド9と入力回路の入力との
間20に、ゲートが論理ゲー)15の出力にそれぞれ、
接続されたNMO814を設けたものである。論理ケー
)15の人力は出力回路のPMO81の入力3及びNM
O82の入力4と接続されている。論理ゲート15は入
力3が“1”レベルで人力4が0”レベルの時のみ、出
力が1”レベルになる回路である。したがって、出力回
路がハイ インピーダンス状態になった時のみ、論理ゲ
ート15の出力は°゛1”レベルになり、NMO814
はオン状態になる。故に、出力回路がハイ インピーダ
ンス状態になって、入力が印加されない時に、入力回路
の入力の電位は接地電位近くまでプルダウンされる。そ
のため、入力回路のNjulO87がオフになり貫通電
流は流れない。本実施例によt′LV!、、入出力共通
ピンが出力モードの時はNへ・+0814がオyKft
 !l)、出力のパ1”レベル確保のためノ、PMOf
flのサイズが小さくて済み、集積度の向上が図れる。
以上の実施例はCMU8回路について説明したか、他の
プロセスでも同様に適用可能である。
〔発明の効果〕
本発明によれば、入出力共通ピンがノ・イ インピーダ
ンス状態で、入力が印加されない場合に、入力電位が電
源電位近く、あるいは、接地“電位近くに固定されるの
で、入力回路に貫通電流が流れることがなく信頼性の高
いL81t−実現できる。
【図面の簡単な説明】
第1図は従来の入出力共通の回路図、第2図は本発明の
一実施例の入出力共通の回路図、第3図ないし第7図は
本発明の他の実施例の入出力共通の回路図である。 1.6・・・PMOB トランジスタ、2,7・・・N
MOSトランジスタ、10.11・・・抵抗、13.1
6−PMOB )ランジスタ、12.14・・・N〜1
0Sトランジスタ、15.17・・・論理ゲート。 第7図 第 2 目 第 3 口 l 第 4 図 / 第 5 口 第 6 目

Claims (1)

  1. 【特許請求の範囲】 1、入出力共通ビンを設けた半導体集積回路装置におい
    て、 前記入出力共通ビンの出力回路がハイ インピーダンス
    状態で外部から入力が印加されない時に前記入出力共通
    ビンの電位が不定にならないように、前記入出力共通ビ
    ンと入力回路の人力との間と′電源あるいは接地との間
    に抵抗体を設けたことを特徴とする半導体集積回路装置
    。 2、特許請求の範囲第1項において、前記抵抗体が抵抗
    であることを特徴とする半導体集積回W6装置。 3、特許請求の範囲第1項において、抵抗体がN型電界
    効果トランジスタであることを特徴とする半導体集積回
    路装置。 4、特許請求の範囲第1′g4において、抵抗体がP型
    電界効果トランジスタであることを特徴とする半導体集
    槓回w!I装置。
JP58100729A 1983-06-08 1983-06-08 半導体集積回路装置 Granted JPS59227154A (ja)

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JPH0563943B2 JPH0563943B2 (ja) 1993-09-13

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