JPS59227154A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59227154A JPS59227154A JP58100729A JP10072983A JPS59227154A JP S59227154 A JPS59227154 A JP S59227154A JP 58100729 A JP58100729 A JP 58100729A JP 10072983 A JP10072983 A JP 10072983A JP S59227154 A JPS59227154 A JP S59227154A
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- resistor
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000005669 field effect Effects 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 2
- 230000000149 penetrating effect Effects 0.000 abstract 2
- 101100134625 Arabidopsis thaliana NUP88 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路に係り、特に、入出力共通ビン
をもつＭＯ８集積回路装置に関する。
をもつＭＯ８集積回路装置に関する。
一般にＭＯＳ、ＬＳＩには入出力共通ビンが設けられる
。第１［Ｎは従来のＣＭＯｆ９．Ｉ、８Ｉの入出力共通
ビン付近を示したものである。ＰＩ！ＶＯ８Ｉ とＮＭ
Ｏ８２で出力回路が構成され、その出力５はポンディン
グパッド９に接続されている。ホンディングパッド９は
ＰＭＯ８６とＮＭＯ８７から構成される入力回路の入力
にも接続されている。
。第１［Ｎは従来のＣＭＯｆ９．Ｉ、８Ｉの入出力共通
ビン付近を示したものである。ＰＩ！ＶＯ８Ｉ とＮＭ
Ｏ８２で出力回路が構成され、その出力５はポンディン
グパッド９に接続されている。ホンディングパッド９は
ＰＭＯ８６とＮＭＯ８７から構成される入力回路の入力
にも接続されている。
出力回路のＰＭＯ８１の入力３が′１”レベルになり、
ＮＭＯ８２の入力４が″′０″レベルになると出力回路
はハイ インピーダンス状態になる。この時、ポンディ
ングパッド９にＬＳＩの外部から入力が印加されないと
、ポンディングパッド９０′亀位は不定になり、最終的
には出力回路のＰＭＯ８１とＮＭＯ８２のオフ抵抗など
の分割抵抗で決まる電位になる。その値が入力回路のス
レッショルド竜圧付近にあると、入力回路のＰＭＵＳ６
とＮＭＯ８７の両方がＯＮ状態になり、消＊電力が著し
く増えそのＬＳＩが故障する場合もあった。
ＮＭＯ８２の入力４が″′０″レベルになると出力回路
はハイ インピーダンス状態になる。この時、ポンディ
ングパッド９にＬＳＩの外部から入力が印加されないと
、ポンディングパッド９０′亀位は不定になり、最終的
には出力回路のＰＭＯ８１とＮＭＯ８２のオフ抵抗など
の分割抵抗で決まる電位になる。その値が入力回路のス
レッショルド竜圧付近にあると、入力回路のＰＭＵＳ６
とＮＭＯ８７の両方がＯＮ状態になり、消＊電力が著し
く増えそのＬＳＩが故障する場合もあった。
図中、８はＰＭＯ８６またはＮＭＯ８の出力である。
本発明の目的は入出力共通ビンを持つＬＳ Ｉｋ使用す
るに際して、利用者に制限を加えない、信頼度の高いＬ
ＳＩを提供するにある。
るに際して、利用者に制限を加えない、信頼度の高いＬ
ＳＩを提供するにある。
本発明の賛意は入出力共通ビンと入力回路の入力との間
と、電源あるいは接地との間にそれぞれ抵抗体を設けて
、出力回路がハイ インピーダンス状態で入力電位が加
わらない時に、入力電位を電源電位あるいは接地電位に
するにある。
と、電源あるいは接地との間にそれぞれ抵抗体を設けて
、出力回路がハイ インピーダンス状態で入力電位が加
わらない時に、入力電位を電源電位あるいは接地電位に
するにある。
以下、本発明の一実施例を図面により説明する。
第２図は、ポンディングパッド９と入力回路の入力との
間２０と、電源電位２１との間に抵抗ｌＯを設けたもの
である。抵抗］’ ｒｌ ′ｆＩ：設けた事によって、
出力回路がハイ インピーダンス状態になって、入力が
印加されない時に、入力回路の入力の電位は電源電圧近
くまで、プルアップされる。したがって、入力回路のＰ
ＭＯ８６がオフになり、貫通電流は流れない。抵抗の大
きさは、入出力共通ビンの数や外部回路種や放電の時定
数から決定すれば良く、オーダ的には数十にΩから数十
ＭΩである。
間２０と、電源電位２１との間に抵抗ｌＯを設けたもの
である。抵抗］’ ｒｌ ′ｆＩ：設けた事によって、
出力回路がハイ インピーダンス状態になって、入力が
印加されない時に、入力回路の入力の電位は電源電圧近
くまで、プルアップされる。したがって、入力回路のＰ
ＭＯ８６がオフになり、貫通電流は流れない。抵抗の大
きさは、入出力共通ビンの数や外部回路種や放電の時定
数から決定すれば良く、オーダ的には数十にΩから数十
ＭΩである。
本実施例によれは、貫通電流が流れないので、低消費電
力及び信頼度の高いＬＳＩ’！ｒ使用制限なしで、１史
用することができる。
力及び信頼度の高いＬＳＩ’！ｒ使用制限なしで、１史
用することができる。
第３図は、他の実施例金示す。ポンディングパッド９と
入力回路の入力との間２０と接地電位との間に抵抗１１
を設けたものである。抵抗１１を設けることによって、
出力回路がハイ インピータンス状態になって、入力が
印加されない時に、入力回路の入力の電位は接地電位近
くまでプルダウンされる。したがって、入力回路のＮＭ
（Ｊ８７がオフになり、貫通電流は流れない。抵抗の大
きさは、入出力共通ビンの数や外部回路種や放電の時定
数から決定すれば良く、オーダ的には数十にΩから数十
ＭΩである。
入力回路の入力との間２０と接地電位との間に抵抗１１
を設けたものである。抵抗１１を設けることによって、
出力回路がハイ インピータンス状態になって、入力が
印加されない時に、入力回路の入力の電位は接地電位近
くまでプルダウンされる。したがって、入力回路のＮＭ
（Ｊ８７がオフになり、貫通電流は流れない。抵抗の大
きさは、入出力共通ビンの数や外部回路種や放電の時定
数から決定すれば良く、オーダ的には数十にΩから数十
ＭΩである。
第４図は、さらに他の実施例を示したもので抵抗体とし
て、ソースが電源電位２１に、ドレインがポンディング
パッド９と入力回路の入力との間２０に、ケートが接地
電位に接続されたＰＭ（Ｊ８１３を設けたものである。
て、ソースが電源電位２１に、ドレインがポンディング
パッド９と入力回路の入力との間２０に、ケートが接地
電位に接続されたＰＭ（Ｊ８１３を設けたものである。
ＰＭＯ８１３を設けたことによって、出力回路がハイ
インピータンス状態になって、入力が印加されない時に
、入力回路の人力の電位は電源電位近く１でプルアップ
される。
インピータンス状態になって、入力が印加されない時に
、入力回路の人力の電位は電源電位近く１でプルアップ
される。
したがって、入力回路のＰＭＯ８６がオフになり貫通電
流は流れない。ＰＭＯ８１３のサイズは入出力共通ビン
の数や外部回路種や放電の時定数から決定すれば良い。
流は流れない。ＰＭＯ８１３のサイズは入出力共通ビン
の数や外部回路種や放電の時定数から決定すれば良い。
この場合は、抵抗素子をＬＳＩ上に設けなくて良いので
製造１０セスが簡単になる。
製造１０セスが簡単になる。
第５図は抵抗体として、ソースが接地電位に、ドレイン
がポンディングパッド９と入力回路の入力との間２０に
、ケートが電源電位２１に接続されたＮＭＯ８１２を設
けたものである。ＮＭＯ８１２を設けたことによって、
出力回路がハイ インピーダンス状態になって、入力が
印加されない時に、入力回路の入力の電位は接地電位近
くまでゾルダウンされる。したがって、入力回路のＮＭ
Ｏ８７がオフになり、貫通電流は流れない。ＮＭＯ８１
２のサイズは入出力共通ビンの数や外部回路種や放電の
時定数から決定すれは良い。
がポンディングパッド９と入力回路の入力との間２０に
、ケートが電源電位２１に接続されたＮＭＯ８１２を設
けたものである。ＮＭＯ８１２を設けたことによって、
出力回路がハイ インピーダンス状態になって、入力が
印加されない時に、入力回路の入力の電位は接地電位近
くまでゾルダウンされる。したがって、入力回路のＮＭ
Ｏ８７がオフになり、貫通電流は流れない。ＮＭＯ８１
２のサイズは入出力共通ビンの数や外部回路種や放電の
時定数から決定すれは良い。
第６図は抵抗体として、ソースが電源電位２１に、ドレ
インがポンディングパッド９と入力回路の人力との間２
０に、ゲートが論理ゲート１７の出力に接続されたＰＭ
Ｏ８１６Ｔｈ設けたものである。
インがポンディングパッド９と入力回路の人力との間２
０に、ゲートが論理ゲート１７の出力に接続されたＰＭ
Ｏ８１６Ｔｈ設けたものである。
論理ゲー）１７の入力は出力回路のＰＭＯ８１の入力３
及びＮＭＯ８２の入力４と接続される。論理ゲート１７
は入力３が′１”レベルで入力４が″′０″レベルの時
のみ、出力が′０”レベルになる回路である。したがっ
て、出力回路がノ・イ インピーダンス状態になった時
のみ論理ゲー）１７の出力は′０”レベルになり、ＰＭ
Ｕ８１６ はオン状態になる。故に、出力回路がハイ
インピーダンス状態になって、入力が印加されない時に
、人力ＩＬｉＪ路の人力の電位は電源電位近くまでプル
アップされる。
及びＮＭＯ８２の入力４と接続される。論理ゲート１７
は入力３が′１”レベルで入力４が″′０″レベルの時
のみ、出力が′０”レベルになる回路である。したがっ
て、出力回路がノ・イ インピーダンス状態になった時
のみ論理ゲー）１７の出力は′０”レベルになり、ＰＭ
Ｕ８１６ はオン状態になる。故に、出力回路がハイ
インピーダンス状態になって、入力が印加されない時に
、人力ＩＬｉＪ路の人力の電位は電源電位近くまでプル
アップされる。
そのため、入力回路のＰＭＯ８６がオフになり貫通電流
は流れない。本実施例によれば、入出力共通ビンが出力
モードの時は、ＰＭＯ８１６がオフになり、出力の°′
０′°レベル確保のためのＮＭＯ８２のサイズが小さく
て済み、集積度が向上する。
は流れない。本実施例によれば、入出力共通ビンが出力
モードの時は、ＰＭＯ８１６がオフになり、出力の°′
０′°レベル確保のためのＮＭＯ８２のサイズが小さく
て済み、集積度が向上する。
′ 第７図では抵抗体として、ソースが接地電位に、
ドレインがポンディングパッド９と入力回路の入力との
間２０に、ゲートが論理ゲー）１５の出力にそれぞれ、
接続されたＮＭＯ８１４を設けたものである。論理ケー
）１５の人力は出力回路のＰＭＯ８１の入力３及びＮＭ
Ｏ８２の入力４と接続されている。論理ゲート１５は入
力３が“１”レベルで人力４が０”レベルの時のみ、出
力が１”レベルになる回路である。したがって、出力回
路がハイ インピーダンス状態になった時のみ、論理ゲ
ート１５の出力は°゛１”レベルになり、ＮＭＯ８１４
はオン状態になる。故に、出力回路がハイ インピーダ
ンス状態になって、入力が印加されない時に、入力回路
の入力の電位は接地電位近くまでプルダウンされる。そ
のため、入力回路のＮｊｕｌＯ８７がオフになり貫通電
流は流れない。本実施例によｔ′ＬＶ！、、入出力共通
ピンが出力モードの時はＮへ・＋０８１４がオｙＫｆｔ
！ｌ）、出力のパ１”レベル確保のためノ、ＰＭＯｆ
ｆｌのサイズが小さくて済み、集積度の向上が図れる。
ドレインがポンディングパッド９と入力回路の入力との
間２０に、ゲートが論理ゲー）１５の出力にそれぞれ、
接続されたＮＭＯ８１４を設けたものである。論理ケー
）１５の人力は出力回路のＰＭＯ８１の入力３及びＮＭ
Ｏ８２の入力４と接続されている。論理ゲート１５は入
力３が“１”レベルで人力４が０”レベルの時のみ、出
力が１”レベルになる回路である。したがって、出力回
路がハイ インピーダンス状態になった時のみ、論理ゲ
ート１５の出力は°゛１”レベルになり、ＮＭＯ８１４
はオン状態になる。故に、出力回路がハイ インピーダ
ンス状態になって、入力が印加されない時に、入力回路
の入力の電位は接地電位近くまでプルダウンされる。そ
のため、入力回路のＮｊｕｌＯ８７がオフになり貫通電
流は流れない。本実施例によｔ′ＬＶ！、、入出力共通
ピンが出力モードの時はＮへ・＋０８１４がオｙＫｆｔ
！ｌ）、出力のパ１”レベル確保のためノ、ＰＭＯｆ
ｆｌのサイズが小さくて済み、集積度の向上が図れる。
以上の実施例はＣＭＵ８回路について説明したか、他の
プロセスでも同様に適用可能である。
プロセスでも同様に適用可能である。
本発明によれば、入出力共通ピンがノ・イ インピーダ
ンス状態で、入力が印加されない場合に、入力電位が電
源電位近く、あるいは、接地“電位近くに固定されるの
で、入力回路に貫通電流が流れることがなく信頼性の高
いＬ８１ｔ−実現できる。
ンス状態で、入力が印加されない場合に、入力電位が電
源電位近く、あるいは、接地“電位近くに固定されるの
で、入力回路に貫通電流が流れることがなく信頼性の高
いＬ８１ｔ−実現できる。
第１図は従来の入出力共通の回路図、第２図は本発明の
一実施例の入出力共通の回路図、第３図ないし第７図は
本発明の他の実施例の入出力共通の回路図である。 １．６・・・ＰＭＯＢ トランジスタ、２，７・・・Ｎ
ＭＯＳトランジスタ、１０．１１・・・抵抗、１３．１
６−ＰＭＯＢ ）ランジスタ、１２．１４・・・Ｎ〜１
０Ｓトランジスタ、１５．１７・・・論理ゲート。 第７図 第 ２ 目 第 ３ 口 ｌ 第 ４ 図 ／ 第 ５ 口 第 ６ 目
一実施例の入出力共通の回路図、第３図ないし第７図は
本発明の他の実施例の入出力共通の回路図である。 １．６・・・ＰＭＯＢ トランジスタ、２，７・・・Ｎ
ＭＯＳトランジスタ、１０．１１・・・抵抗、１３．１
６−ＰＭＯＢ ）ランジスタ、１２．１４・・・Ｎ〜１
０Ｓトランジスタ、１５．１７・・・論理ゲート。 第７図 第 ２ 目 第 ３ 口 ｌ 第 ４ 図 ／ 第 ５ 口 第 ６ 目
Claims (1)
- 【特許請求の範囲】 １、入出力共通ビンを設けた半導体集積回路装置におい
て、 前記入出力共通ビンの出力回路がハイ インピーダンス
状態で外部から入力が印加されない時に前記入出力共通
ビンの電位が不定にならないように、前記入出力共通ビ
ンと入力回路の人力との間と′電源あるいは接地との間
に抵抗体を設けたことを特徴とする半導体集積回路装置
。 ２、特許請求の範囲第１項において、前記抵抗体が抵抗
であることを特徴とする半導体集積回Ｗ６装置。 ３、特許請求の範囲第１項において、抵抗体がＮ型電界
効果トランジスタであることを特徴とする半導体集積回
路装置。 ４、特許請求の範囲第１′ｇ４において、抵抗体がＰ型
電界効果トランジスタであることを特徴とする半導体集
槓回ｗ！Ｉ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58100729A JPS59227154A (ja) | 1983-06-08 | 1983-06-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58100729A JPS59227154A (ja) | 1983-06-08 | 1983-06-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59227154A true JPS59227154A (ja) | 1984-12-20 |
| JPH0563943B2 JPH0563943B2 (ja) | 1993-09-13 |
Family
ID=14281694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58100729A Granted JPS59227154A (ja) | 1983-06-08 | 1983-06-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59227154A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230028A (ja) * | 1986-03-31 | 1987-10-08 | Nec Corp | 半導体集積回路 |
| JPS6370450A (ja) * | 1986-09-11 | 1988-03-30 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63164258A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 高耐圧入出力回路 |
| JPH0267748A (ja) * | 1988-09-01 | 1990-03-07 | Nec Corp | 半導体装置 |
| JPH02170570A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | 入力バッファ回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246753A (en) * | 1975-10-11 | 1977-04-13 | Hitachi Ltd | Terminal system of logic circuit |
| JPS5372472A (en) * | 1976-12-08 | 1978-06-27 | Nec Corp | Semiconductor device |
| JPS5430749A (en) * | 1977-08-12 | 1979-03-07 | Hitachi Ltd | Serial terminating system for logic circuit |
| JPS55153353A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Semiconductor device |
-
1983
- 1983-06-08 JP JP58100729A patent/JPS59227154A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246753A (en) * | 1975-10-11 | 1977-04-13 | Hitachi Ltd | Terminal system of logic circuit |
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| JPS5430749A (en) * | 1977-08-12 | 1979-03-07 | Hitachi Ltd | Serial terminating system for logic circuit |
| JPS55153353A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Semiconductor device |
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|---|---|---|---|---|
| JPS62230028A (ja) * | 1986-03-31 | 1987-10-08 | Nec Corp | 半導体集積回路 |
| JPS6370450A (ja) * | 1986-09-11 | 1988-03-30 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63164258A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 高耐圧入出力回路 |
| JPH0267748A (ja) * | 1988-09-01 | 1990-03-07 | Nec Corp | 半導体装置 |
| JPH02170570A (ja) * | 1988-12-23 | 1990-07-02 | Nec Corp | 入力バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563943B2 (ja) | 1993-09-13 |
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