JPS6022262A - パス制御方法 - Google Patents
パス制御方法Info
- Publication number
- JPS6022262A JPS6022262A JP13009283A JP13009283A JPS6022262A JP S6022262 A JPS6022262 A JP S6022262A JP 13009283 A JP13009283 A JP 13009283A JP 13009283 A JP13009283 A JP 13009283A JP S6022262 A JPS6022262 A JP S6022262A
- Authority
- JP
- Japan
- Prior art keywords
- circuits
- circuit
- tri
- gate circuits
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はトライステートゲート回路を介して共通バスに
データを転送するバ、ス構成法に係り、特に°、トライ
ステートゲート回路間に流れる貫通電流より素子破壊を
防ぐのに好適なバス制御方法に関する。
データを転送するバ、ス構成法に係り、特に°、トライ
ステートゲート回路間に流れる貫通電流より素子破壊を
防ぐのに好適なバス制御方法に関する。
複数のトライステートゲート回路を共通バスに接続し、
デコーダ回路等によって任意のトライステートゲート回
路をイネーブル制御することにより、該イネーブルされ
たトライステートゲート回路の入力データを選択して共
通バスに転送するバス構成法が知られている。
デコーダ回路等によって任意のトライステートゲート回
路をイネーブル制御することにより、該イネーブルされ
たトライステートゲート回路の入力データを選択して共
通バスに転送するバス構成法が知られている。
第1図は、上記のような、トライステ、−トゲート回路
を介して共通バスにデータを転送するバス構成法の従来
例を示すブロック図である。同図において、2,3はト
ライステートゲート回路であり、このトライステートゲ
ート回路2,3を介してデータを共通バス4に転送する
。lはデコーダ回路等からなるイネーブル制御回路で、
このイネーブル制御回路1の出力は、トライステートゲ
ート回路2およびトライステートゲート回路3のイネー
ブル端7子ENに供給され、同時に2個のドライステー
トゲ−1〜回路がイネーブルされることがないようにな
っている。
を介して共通バスにデータを転送するバス構成法の従来
例を示すブロック図である。同図において、2,3はト
ライステートゲート回路であり、このトライステートゲ
ート回路2,3を介してデータを共通バス4に転送する
。lはデコーダ回路等からなるイネーブル制御回路で、
このイネーブル制御回路1の出力は、トライステートゲ
ート回路2およびトライステートゲート回路3のイネー
ブル端7子ENに供給され、同時に2個のドライステー
トゲ−1〜回路がイネーブルされることがないようにな
っている。
とごろがイネーブル制御回路1の出力が障害により同時
に2ピツ1へがLOWレベルになった場合、i〜ライス
チートゲ−1−回路2および3は共にイネーブル状態に
なる。この状態で、ドライステートゲ−1・回路2のデ
ータ入力端子Dl:LOWレベル(F7号が入力されて
いて、トライステートゲート回路3のデータ入力端子り
にHI G 1(レベル信号が人力されてると、トライ
ステートゲート回路2の出カフ4子F1がON、F2が
OFFとなり、マタ、1〜ラ−rステートゲート回路3
の出力素子F3がOFF、F4がONとなる。その結果
、図示のように電源(+ 5 V)から出力素子Fl、
F4を通ってアースに貫通電流iが流れ、出力素子Fl
、F4が破壊される。特に大規模LSiからなる論理モ
ジコールをバスで構成した時4このような障害によって
複数の大規模LSiが破壊される事となり、重大な問題
となる。
に2ピツ1へがLOWレベルになった場合、i〜ライス
チートゲ−1−回路2および3は共にイネーブル状態に
なる。この状態で、ドライステートゲ−1・回路2のデ
ータ入力端子Dl:LOWレベル(F7号が入力されて
いて、トライステートゲート回路3のデータ入力端子り
にHI G 1(レベル信号が人力されてると、トライ
ステートゲート回路2の出カフ4子F1がON、F2が
OFFとなり、マタ、1〜ラ−rステートゲート回路3
の出力素子F3がOFF、F4がONとなる。その結果
、図示のように電源(+ 5 V)から出力素子Fl、
F4を通ってアースに貫通電流iが流れ、出力素子Fl
、F4が破壊される。特に大規模LSiからなる論理モ
ジコールをバスで構成した時4このような障害によって
複数の大規模LSiが破壊される事となり、重大な問題
となる。
本発明は」二連の点にかんがみてなされたもので、ドラ
イステートゲ−1〜回路を介して共通バスにデータを転
送するようにしたバス構成法において、複数のトライス
テートゲート回路がイネーブルされた場合、該トライス
テートゲート回路の破壊を防ぐようにしたバス制御方法
を提供することを目的とする。
イステートゲ−1〜回路を介して共通バスにデータを転
送するようにしたバス構成法において、複数のトライス
テートゲート回路がイネーブルされた場合、該トライス
テートゲート回路の破壊を防ぐようにしたバス制御方法
を提供することを目的とする。
本発明の要点は、複数個のトライステートゲート回路を
共通バスに接続し、このトライステートゲート バス構成法において,複数個のドライステートゲ−1−
回路が同時にイネーブル状態になったとき、これらトラ
イステートゲート回路のデータ入力を同一信号レベルに
することにより、ドライステートゲ−1・回路間に流れ
る貫通電流を阻止′して、トライステートゲート回路の
破壊を防止するようにした点にある。
共通バスに接続し、このトライステートゲート バス構成法において,複数個のドライステートゲ−1−
回路が同時にイネーブル状態になったとき、これらトラ
イステートゲート回路のデータ入力を同一信号レベルに
することにより、ドライステートゲ−1・回路間に流れ
る貫通電流を阻止′して、トライステートゲート回路の
破壊を防止するようにした点にある。
以下本発明の実施例を図面に基づいて説明する。
第2図は本発明の実施例をなすバス制御の構成を示ずブ
ロック図である。同図において、第1図と同一符号を付
した部分は同−又は相当部分を示す。5,6は1−ライ
ステートゲート回路で、この1−ライスチー1−ゲート
回路5,6を介して共通バス4にデータを転送し、イネ
ーブル制御回路1の出力がトライステー1−ゲート回路
5,6のイネーブル端子+cN,ENに出力され、同時
に2個のトライステートゲート回路5,6がイネーブル
されることがないようになっている点は第1図の場合と
同様である。本実施例が第1図の従来例と相違する点は
、イネーブル制御回路同時オン検出回路7を設け、イネ
ーブル制御回路1が障害等の事由で、2個の1へライス
チー1−ゲート回路5,6を同時にrネーブル状態にし
た場合を検出し、この検出信号をトライステートゲート
回路5,6のNAN I’)ゲー1−AI,AIに入力
した点である。
ロック図である。同図において、第1図と同一符号を付
した部分は同−又は相当部分を示す。5,6は1−ライ
ステートゲート回路で、この1−ライスチー1−ゲート
回路5,6を介して共通バス4にデータを転送し、イネ
ーブル制御回路1の出力がトライステー1−ゲート回路
5,6のイネーブル端子+cN,ENに出力され、同時
に2個のトライステートゲート回路5,6がイネーブル
されることがないようになっている点は第1図の場合と
同様である。本実施例が第1図の従来例と相違する点は
、イネーブル制御回路同時オン検出回路7を設け、イネ
ーブル制御回路1が障害等の事由で、2個の1へライス
チー1−ゲート回路5,6を同時にrネーブル状態にし
た場合を検出し、この検出信号をトライステートゲート
回路5,6のNAN I’)ゲー1−AI,AIに入力
した点である。
、1−記のような構成において、いま、イネーブル制御
回路1が障害等の事由で、ドライステートゲ−1−回路
5,6のイネーブル端子ENをLOWレベルにして、両
者をイネーブル状態にした場合、この状態を・rネーブ
ル制御回路同時オン検出回路7で検出し、トライステー
トゲート回路5,6のNANDゲート回路AI,Atの
一方の端子をLOWにする。NANDゲート回路AI,
AIがLOWレベルになることにより、出力はデータ入
力端子りのデータ信号レベルに関係なく常にH I G
Hレベルになり、NAND回路A2,A2およびNOR
回路Nl,NLの出力はいずれもI、OWレベルになる
。NAND回路A2,A2およびN。
回路1が障害等の事由で、ドライステートゲ−1−回路
5,6のイネーブル端子ENをLOWレベルにして、両
者をイネーブル状態にした場合、この状態を・rネーブ
ル制御回路同時オン検出回路7で検出し、トライステー
トゲート回路5,6のNANDゲート回路AI,Atの
一方の端子をLOWにする。NANDゲート回路AI,
AIがLOWレベルになることにより、出力はデータ入
力端子りのデータ信号レベルに関係なく常にH I G
Hレベルになり、NAND回路A2,A2およびNOR
回路Nl,NLの出力はいずれもI、OWレベルになる
。NAND回路A2,A2およびN。
R回路Nl,Nlの出力がr−owレベルになると出力
索子Fl,F3がONとなり,出力素子F2。
索子Fl,F3がONとなり,出力素子F2。
F4がOFFとなり,第1図に示すような電源(+ 5
V)から素子F1、共通バス4、素子F4を通ってア
ースに流れる貫通電流iが流れない。
V)から素子F1、共通バス4、素子F4を通ってア
ースに流れる貫通電流iが流れない。
従って貫通電流iによる出力素子Fl,F4の破壊を防
ぐことができる。
ぐことができる。
以」二説明したように、上記実施例においては、障害発
生時、イネーブル制御回路同時オン検出回路7の出力信
号によりトライステートゲート回路5および6のデータ
は一律にHIGHレベルに固定されるので、1へライス
テートゲート回路5および6の出力ゲートを構成する出
力素子Fl,F2才ノよびr・”3.1・4の状!虎は
同一状態となり、貫通電流が流れなくなるから、トライ
ステートゲート回路5,6の破壊を防ぐことができる。
生時、イネーブル制御回路同時オン検出回路7の出力信
号によりトライステートゲート回路5および6のデータ
は一律にHIGHレベルに固定されるので、1へライス
テートゲート回路5および6の出力ゲートを構成する出
力素子Fl,F2才ノよびr・”3.1・4の状!虎は
同一状態となり、貫通電流が流れなくなるから、トライ
ステートゲート回路5,6の破壊を防ぐことができる。
なお、」−記実施例においては、イネーブル制御回路同
時オン検出回路7は、イネーブル制御回路1の出力を検
出して、トライステートゲート回路5.6の同時イネー
ブルを検出しているが、同時イネーブル検出方法はこれ
にかぎることなく、例えは共通バスの電圧ハーフ状態を
検出するようにしてもよい。またドライステートゲ−1
へ回路5゜6の出力ゲートとじては、MOSFETの素
子F1、F2およびF3.F4で構成される1ヘーテン
ポールゲー1へを用いているが、これに限ることなく1
例えは、バイポーラトランジスタを用いたグー1−回路
でもよい。
時オン検出回路7は、イネーブル制御回路1の出力を検
出して、トライステートゲート回路5.6の同時イネー
ブルを検出しているが、同時イネーブル検出方法はこれ
にかぎることなく、例えは共通バスの電圧ハーフ状態を
検出するようにしてもよい。またドライステートゲ−1
へ回路5゜6の出力ゲートとじては、MOSFETの素
子F1、F2およびF3.F4で構成される1ヘーテン
ポールゲー1へを用いているが、これに限ることなく1
例えは、バイポーラトランジスタを用いたグー1−回路
でもよい。
また、イネーブル制御回路同時オン検出回路7の出力が
人力される1〜ライステ一トゲート回路5゜6のゲーl
−どしては、NANDゲートAI、AIを用いたが、ト
ライステートゲ−ト 同時にイネーブル状態になったとき入力データのレベル
を一律にH I G HあるいはLOWレベルにするも
のであれば、どのようなゲート回路でもよい。
人力される1〜ライステ一トゲート回路5゜6のゲーl
−どしては、NANDゲートAI、AIを用いたが、ト
ライステートゲ−ト 同時にイネーブル状態になったとき入力データのレベル
を一律にH I G HあるいはLOWレベルにするも
のであれば、どのようなゲート回路でもよい。
以上説明したように、本発明に係るバス制御方法は、複
数のトライステートゲート回路が同時にイネーブル状態
になったとき、トライステートゲート回路のテーダ入力
を同一信号レベルすることにより,トライステートゲー
ト回路間に貫通電流が流れないようにしたので、回路破
壊につながる障害時、トライステートゲート回路を保護
するという優れた効果を有する。
数のトライステートゲート回路が同時にイネーブル状態
になったとき、トライステートゲート回路のテーダ入力
を同一信号レベルすることにより,トライステートゲー
ト回路間に貫通電流が流れないようにしたので、回路破
壊につながる障害時、トライステートゲート回路を保護
するという優れた効果を有する。
第1図は従来のバス制御方法の構成例を示すブロック図
、第2図は本発明に係るバス制御の一実施例を示すブロ
ック図である。 ■・・・イネーブル制御回路、 2,3・・・トライス
テートゲート回路、 4・・・共通バス、5,6・・・
トライステートゲート回路、7・・・イネーブル制御回
路同時オン検出回路。
、第2図は本発明に係るバス制御の一実施例を示すブロ
ック図である。 ■・・・イネーブル制御回路、 2,3・・・トライス
テートゲート回路、 4・・・共通バス、5,6・・・
トライステートゲート回路、7・・・イネーブル制御回
路同時オン検出回路。
Claims (1)
- 複数のトライステートゲート回路を共通バスに接続し、
該ドライステートゲ−1・回路を介してデータを選択的
に転送するようにしたバス構成法において、前記トライ
ステートゲート回路の複数個が同時にイネーブル状態に
なったとき、前記共通バスに接続されている各トライス
テートゲート回路のデータ入力を同一信号レベルにする
ことにより、トライステートゲート回路の破壊を防ぐよ
うにした事を特徴とするバス制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13009283A JPS6022262A (ja) | 1983-07-15 | 1983-07-15 | パス制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13009283A JPS6022262A (ja) | 1983-07-15 | 1983-07-15 | パス制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6022262A true JPS6022262A (ja) | 1985-02-04 |
Family
ID=15025771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13009283A Pending JPS6022262A (ja) | 1983-07-15 | 1983-07-15 | パス制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6022262A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03191410A (ja) * | 1989-12-19 | 1991-08-21 | Internatl Business Mach Corp <Ibm> | 共用ハードウェア割込み回路 |
GB2242809A (en) * | 1988-11-22 | 1991-10-09 | M Net Limited | Modulation device. |
-
1983
- 1983-07-15 JP JP13009283A patent/JPS6022262A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2242809A (en) * | 1988-11-22 | 1991-10-09 | M Net Limited | Modulation device. |
JPH03191410A (ja) * | 1989-12-19 | 1991-08-21 | Internatl Business Mach Corp <Ibm> | 共用ハードウェア割込み回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS60112320A (ja) | トライステ−トゲ−トの保護方式 | |
US5012185A (en) | Semiconductor integrated circuit having I/O terminals allowing independent connection test | |
US7363414B2 (en) | Programmable logic device integrated circuit with shared hotsocket architecture | |
JP3478992B2 (ja) | 耐高電圧および伸展性ドライバ回路 | |
JPS6022262A (ja) | パス制御方法 | |
JPS6119228A (ja) | プログラマブル極性回路 | |
JPS6014460A (ja) | 半導体集積回路 | |
JPH025457A (ja) | BiCMOSパワー遷移回路 | |
JPS6028325A (ja) | 論理回路 | |
JPS60242724A (ja) | 集積論理回路 | |
JPH02283123A (ja) | 半導体装置 | |
JPH03103025A (ja) | 半導体集積回路装置 | |
JPH07325780A (ja) | マイコンの入出力回路 | |
JPS63156422A (ja) | 双方向入出力回路 | |
JPH02235298A (ja) | ヒューズrom回路 | |
JPH1079963A (ja) | 伝送装置間インタフェースにおけるフェイルセーフ回路 | |
JPH0567733A (ja) | 半導体装置 | |
JPH01261920A (ja) | 半導体集積回路 | |
JPS62161215A (ja) | トライステ−ト出力バツフア | |
JPS59132234A (ja) | 半導体集積回路装置 | |
JPS6219942A (ja) | 集積回路 | |
JPH02105247A (ja) | データバス制御論理回路 | |
JPS60127477A (ja) | 論理回路 | |
JPS60173639A (ja) | インタ−フエ−ス回路 | |
JPH0621324A (ja) | 半導体装置の入出力保護回路 |