JPS6022262A - パス制御方法 - Google Patents
パス制御方法Info
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- JPS6022262A JPS6022262A JP13009283A JP13009283A JPS6022262A JP S6022262 A JPS6022262 A JP S6022262A JP 13009283 A JP13009283 A JP 13009283A JP 13009283 A JP13009283 A JP 13009283A JP S6022262 A JPS6022262 A JP S6022262A
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- JP
- Japan
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- circuits
- circuit
- tri
- gate circuits
- output
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はトライステートゲート回路を介して共通バスに
データを転送するバ、ス構成法に係り、特に°、トライ
ステートゲート回路間に流れる貫通電流より素子破壊を
防ぐのに好適なバス制御方法に関する。
データを転送するバ、ス構成法に係り、特に°、トライ
ステートゲート回路間に流れる貫通電流より素子破壊を
防ぐのに好適なバス制御方法に関する。
複数のトライステートゲート回路を共通バスに接続し、
デコーダ回路等によって任意のトライステートゲート回
路をイネーブル制御することにより、該イネーブルされ
たトライステートゲート回路の入力データを選択して共
通バスに転送するバス構成法が知られている。
デコーダ回路等によって任意のトライステートゲート回
路をイネーブル制御することにより、該イネーブルされ
たトライステートゲート回路の入力データを選択して共
通バスに転送するバス構成法が知られている。
第１図は、上記のような、トライステ、−トゲート回路
を介して共通バスにデータを転送するバス構成法の従来
例を示すブロック図である。同図において、２，３はト
ライステートゲート回路であり、このトライステートゲ
ート回路２，３を介してデータを共通バス４に転送する
。ｌはデコーダ回路等からなるイネーブル制御回路で、
このイネーブル制御回路１の出力は、トライステートゲ
ート回路２およびトライステートゲート回路３のイネー
ブル端７子ＥＮに供給され、同時に２個のドライステー
トゲ−１〜回路がイネーブルされることがないようにな
っている。
を介して共通バスにデータを転送するバス構成法の従来
例を示すブロック図である。同図において、２，３はト
ライステートゲート回路であり、このトライステートゲ
ート回路２，３を介してデータを共通バス４に転送する
。ｌはデコーダ回路等からなるイネーブル制御回路で、
このイネーブル制御回路１の出力は、トライステートゲ
ート回路２およびトライステートゲート回路３のイネー
ブル端７子ＥＮに供給され、同時に２個のドライステー
トゲ−１〜回路がイネーブルされることがないようにな
っている。
とごろがイネーブル制御回路１の出力が障害により同時
に２ピツ１へがＬＯＷレベルになった場合、ｉ〜ライス
チートゲ−１−回路２および３は共にイネーブル状態に
なる。この状態で、ドライステートゲ−１・回路２のデ
ータ入力端子Ｄｌ：ＬＯＷレベル（Ｆ７号が入力されて
いて、トライステートゲート回路３のデータ入力端子り
にＨＩ Ｇ １（レベル信号が人力されてると、トライ
ステートゲート回路２の出カフ４子Ｆ１がＯＮ、Ｆ２が
ＯＦＦとなり、マタ、１〜ラ−ｒステートゲート回路３
の出力素子Ｆ３がＯＦＦ、Ｆ４がＯＮとなる。その結果
、図示のように電源（＋ ５ Ｖ）から出力素子Ｆｌ、
Ｆ４を通ってアースに貫通電流ｉが流れ、出力素子Ｆｌ
、Ｆ４が破壊される。特に大規模ＬＳｉからなる論理モ
ジコールをバスで構成した時４このような障害によって
複数の大規模ＬＳｉが破壊される事となり、重大な問題
となる。
に２ピツ１へがＬＯＷレベルになった場合、ｉ〜ライス
チートゲ−１−回路２および３は共にイネーブル状態に
なる。この状態で、ドライステートゲ−１・回路２のデ
ータ入力端子Ｄｌ：ＬＯＷレベル（Ｆ７号が入力されて
いて、トライステートゲート回路３のデータ入力端子り
にＨＩ Ｇ １（レベル信号が人力されてると、トライ
ステートゲート回路２の出カフ４子Ｆ１がＯＮ、Ｆ２が
ＯＦＦとなり、マタ、１〜ラ−ｒステートゲート回路３
の出力素子Ｆ３がＯＦＦ、Ｆ４がＯＮとなる。その結果
、図示のように電源（＋ ５ Ｖ）から出力素子Ｆｌ、
Ｆ４を通ってアースに貫通電流ｉが流れ、出力素子Ｆｌ
、Ｆ４が破壊される。特に大規模ＬＳｉからなる論理モ
ジコールをバスで構成した時４このような障害によって
複数の大規模ＬＳｉが破壊される事となり、重大な問題
となる。
本発明は」二連の点にかんがみてなされたもので、ドラ
イステートゲ−１〜回路を介して共通バスにデータを転
送するようにしたバス構成法において、複数のトライス
テートゲート回路がイネーブルされた場合、該トライス
テートゲート回路の破壊を防ぐようにしたバス制御方法
を提供することを目的とする。
イステートゲ−１〜回路を介して共通バスにデータを転
送するようにしたバス構成法において、複数のトライス
テートゲート回路がイネーブルされた場合、該トライス
テートゲート回路の破壊を防ぐようにしたバス制御方法
を提供することを目的とする。
本発明の要点は、複数個のトライステートゲート回路を
共通バスに接続し、このトライステートゲート バス構成法において，複数個のドライステートゲ−１−
回路が同時にイネーブル状態になったとき、これらトラ
イステートゲート回路のデータ入力を同一信号レベルに
することにより、ドライステートゲ−１・回路間に流れ
る貫通電流を阻止′して、トライステートゲート回路の
破壊を防止するようにした点にある。
共通バスに接続し、このトライステートゲート バス構成法において，複数個のドライステートゲ−１−
回路が同時にイネーブル状態になったとき、これらトラ
イステートゲート回路のデータ入力を同一信号レベルに
することにより、ドライステートゲ−１・回路間に流れ
る貫通電流を阻止′して、トライステートゲート回路の
破壊を防止するようにした点にある。
以下本発明の実施例を図面に基づいて説明する。
第２図は本発明の実施例をなすバス制御の構成を示ずブ
ロック図である。同図において、第１図と同一符号を付
した部分は同−又は相当部分を示す。５，６は１−ライ
ステートゲート回路で、この１−ライスチー１−ゲート
回路５，６を介して共通バス４にデータを転送し、イネ
ーブル制御回路１の出力がトライステー１−ゲート回路
５，６のイネーブル端子＋ｃＮ，ＥＮに出力され、同時
に２個のトライステートゲート回路５，６がイネーブル
されることがないようになっている点は第１図の場合と
同様である。本実施例が第１図の従来例と相違する点は
、イネーブル制御回路同時オン検出回路７を設け、イネ
ーブル制御回路１が障害等の事由で、２個の１へライス
チー１−ゲート回路５，６を同時にｒネーブル状態にし
た場合を検出し、この検出信号をトライステートゲート
回路５，６のＮＡＮ Ｉ’）ゲー１−ＡＩ，ＡＩに入力
した点である。
ロック図である。同図において、第１図と同一符号を付
した部分は同−又は相当部分を示す。５，６は１−ライ
ステートゲート回路で、この１−ライスチー１−ゲート
回路５，６を介して共通バス４にデータを転送し、イネ
ーブル制御回路１の出力がトライステー１−ゲート回路
５，６のイネーブル端子＋ｃＮ，ＥＮに出力され、同時
に２個のトライステートゲート回路５，６がイネーブル
されることがないようになっている点は第１図の場合と
同様である。本実施例が第１図の従来例と相違する点は
、イネーブル制御回路同時オン検出回路７を設け、イネ
ーブル制御回路１が障害等の事由で、２個の１へライス
チー１−ゲート回路５，６を同時にｒネーブル状態にし
た場合を検出し、この検出信号をトライステートゲート
回路５，６のＮＡＮ Ｉ’）ゲー１−ＡＩ，ＡＩに入力
した点である。
、１−記のような構成において、いま、イネーブル制御
回路１が障害等の事由で、ドライステートゲ−１−回路
５，６のイネーブル端子ＥＮをＬＯＷレベルにして、両
者をイネーブル状態にした場合、この状態を・ｒネーブ
ル制御回路同時オン検出回路７で検出し、トライステー
トゲート回路５，６のＮＡＮＤゲート回路ＡＩ，Ａｔの
一方の端子をＬＯＷにする。ＮＡＮＤゲート回路ＡＩ，
ＡＩがＬＯＷレベルになることにより、出力はデータ入
力端子りのデータ信号レベルに関係なく常にＨ Ｉ Ｇ
Ｈレベルになり、ＮＡＮＤ回路Ａ２，Ａ２およびＮＯＲ
回路Ｎｌ，ＮＬの出力はいずれもＩ、ＯＷレベルになる
。ＮＡＮＤ回路Ａ２，Ａ２およびＮ。
回路１が障害等の事由で、ドライステートゲ−１−回路
５，６のイネーブル端子ＥＮをＬＯＷレベルにして、両
者をイネーブル状態にした場合、この状態を・ｒネーブ
ル制御回路同時オン検出回路７で検出し、トライステー
トゲート回路５，６のＮＡＮＤゲート回路ＡＩ，Ａｔの
一方の端子をＬＯＷにする。ＮＡＮＤゲート回路ＡＩ，
ＡＩがＬＯＷレベルになることにより、出力はデータ入
力端子りのデータ信号レベルに関係なく常にＨ Ｉ Ｇ
Ｈレベルになり、ＮＡＮＤ回路Ａ２，Ａ２およびＮＯＲ
回路Ｎｌ，ＮＬの出力はいずれもＩ、ＯＷレベルになる
。ＮＡＮＤ回路Ａ２，Ａ２およびＮ。
Ｒ回路Ｎｌ，Ｎｌの出力がｒ−ｏｗレベルになると出力
索子Ｆｌ，Ｆ３がＯＮとなり，出力素子Ｆ２。
索子Ｆｌ，Ｆ３がＯＮとなり，出力素子Ｆ２。
Ｆ４がＯＦＦとなり，第１図に示すような電源（＋ ５
Ｖ）から素子Ｆ１、共通バス４、素子Ｆ４を通ってア
ースに流れる貫通電流ｉが流れない。
Ｖ）から素子Ｆ１、共通バス４、素子Ｆ４を通ってア
ースに流れる貫通電流ｉが流れない。
従って貫通電流ｉによる出力素子Ｆｌ，Ｆ４の破壊を防
ぐことができる。
ぐことができる。
以」二説明したように、上記実施例においては、障害発
生時、イネーブル制御回路同時オン検出回路７の出力信
号によりトライステートゲート回路５および６のデータ
は一律にＨＩＧＨレベルに固定されるので、１へライス
テートゲート回路５および６の出力ゲートを構成する出
力素子Ｆｌ，Ｆ２才ノよびｒ・”３．１・４の状！虎は
同一状態となり、貫通電流が流れなくなるから、トライ
ステートゲート回路５，６の破壊を防ぐことができる。
生時、イネーブル制御回路同時オン検出回路７の出力信
号によりトライステートゲート回路５および６のデータ
は一律にＨＩＧＨレベルに固定されるので、１へライス
テートゲート回路５および６の出力ゲートを構成する出
力素子Ｆｌ，Ｆ２才ノよびｒ・”３．１・４の状！虎は
同一状態となり、貫通電流が流れなくなるから、トライ
ステートゲート回路５，６の破壊を防ぐことができる。
なお、」−記実施例においては、イネーブル制御回路同
時オン検出回路７は、イネーブル制御回路１の出力を検
出して、トライステートゲート回路５．６の同時イネー
ブルを検出しているが、同時イネーブル検出方法はこれ
にかぎることなく、例えは共通バスの電圧ハーフ状態を
検出するようにしてもよい。またドライステートゲ−１
へ回路５゜６の出力ゲートとじては、ＭＯＳＦＥＴの素
子Ｆ１、Ｆ２およびＦ３．Ｆ４で構成される１ヘーテン
ポールゲー１へを用いているが、これに限ることなく１
例えは、バイポーラトランジスタを用いたグー１−回路
でもよい。
時オン検出回路７は、イネーブル制御回路１の出力を検
出して、トライステートゲート回路５．６の同時イネー
ブルを検出しているが、同時イネーブル検出方法はこれ
にかぎることなく、例えは共通バスの電圧ハーフ状態を
検出するようにしてもよい。またドライステートゲ−１
へ回路５゜６の出力ゲートとじては、ＭＯＳＦＥＴの素
子Ｆ１、Ｆ２およびＦ３．Ｆ４で構成される１ヘーテン
ポールゲー１へを用いているが、これに限ることなく１
例えは、バイポーラトランジスタを用いたグー１−回路
でもよい。
また、イネーブル制御回路同時オン検出回路７の出力が
人力される１〜ライステ一トゲート回路５゜６のゲーｌ
−どしては、ＮＡＮＤゲートＡＩ、ＡＩを用いたが、ト
ライステートゲ−ト 同時にイネーブル状態になったとき入力データのレベル
を一律にＨ Ｉ Ｇ ＨあるいはＬＯＷレベルにするも
のであれば、どのようなゲート回路でもよい。
人力される１〜ライステ一トゲート回路５゜６のゲーｌ
−どしては、ＮＡＮＤゲートＡＩ、ＡＩを用いたが、ト
ライステートゲ−ト 同時にイネーブル状態になったとき入力データのレベル
を一律にＨ Ｉ Ｇ ＨあるいはＬＯＷレベルにするも
のであれば、どのようなゲート回路でもよい。
以上説明したように、本発明に係るバス制御方法は、複
数のトライステートゲート回路が同時にイネーブル状態
になったとき、トライステートゲート回路のテーダ入力
を同一信号レベルすることにより，トライステートゲー
ト回路間に貫通電流が流れないようにしたので、回路破
壊につながる障害時、トライステートゲート回路を保護
するという優れた効果を有する。
数のトライステートゲート回路が同時にイネーブル状態
になったとき、トライステートゲート回路のテーダ入力
を同一信号レベルすることにより，トライステートゲー
ト回路間に貫通電流が流れないようにしたので、回路破
壊につながる障害時、トライステートゲート回路を保護
するという優れた効果を有する。
第１図は従来のバス制御方法の構成例を示すブロック図
、第２図は本発明に係るバス制御の一実施例を示すブロ
ック図である。 ■・・・イネーブル制御回路、 ２，３・・・トライス
テートゲート回路、 ４・・・共通バス、５，６・・・
トライステートゲート回路、７・・・イネーブル制御回
路同時オン検出回路。
、第２図は本発明に係るバス制御の一実施例を示すブロ
ック図である。 ■・・・イネーブル制御回路、 ２，３・・・トライス
テートゲート回路、 ４・・・共通バス、５，６・・・
トライステートゲート回路、７・・・イネーブル制御回
路同時オン検出回路。
Claims (1)
- 複数のトライステートゲート回路を共通バスに接続し、
該ドライステートゲ−１・回路を介してデータを選択的
に転送するようにしたバス構成法において、前記トライ
ステートゲート回路の複数個が同時にイネーブル状態に
なったとき、前記共通バスに接続されている各トライス
テートゲート回路のデータ入力を同一信号レベルにする
ことにより、トライステートゲート回路の破壊を防ぐよ
うにした事を特徴とするバス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13009283A JPS6022262A (ja) | 1983-07-15 | 1983-07-15 | パス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13009283A JPS6022262A (ja) | 1983-07-15 | 1983-07-15 | パス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022262A true JPS6022262A (ja) | 1985-02-04 |
Family
ID=15025771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13009283A Pending JPS6022262A (ja) | 1983-07-15 | 1983-07-15 | パス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022262A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03191410A (ja) * | 1989-12-19 | 1991-08-21 | Internatl Business Mach Corp <Ibm> | 共用ハードウェア割込み回路 |
| GB2242809A (en) * | 1988-11-22 | 1991-10-09 | M Net Limited | Modulation device. |
-
1983
- 1983-07-15 JP JP13009283A patent/JPS6022262A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2242809A (en) * | 1988-11-22 | 1991-10-09 | M Net Limited | Modulation device. |
| JPH03191410A (ja) * | 1989-12-19 | 1991-08-21 | Internatl Business Mach Corp <Ibm> | 共用ハードウェア割込み回路 |
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