JPH1079963A - 伝送装置間インタフェースにおけるフェイルセーフ回路 - Google Patents
伝送装置間インタフェースにおけるフェイルセーフ回路Info
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- JPH1079963A JPH1079963A JP23347196A JP23347196A JPH1079963A JP H1079963 A JPH1079963 A JP H1079963A JP 23347196 A JP23347196 A JP 23347196A JP 23347196 A JP23347196 A JP 23347196A JP H1079963 A JPH1079963 A JP H1079963A
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Abstract
(57)【要約】
【課題】本発明は一方の伝送装置の電源が断状態となっ
た場合に他方の伝送装置からの信号の影響で断状態とな
った伝送装置が誤動作しないようにすることができる伝
送装置間インタフェースにおけるフェイルセーフ回路を
提供することを目的とする。 【解決手段】互いに独立した電源４，６を有し、信号の
入出力を行う一方の伝送装置１のインタフェース回路１
２の出力段にスリーステートバッファ４０を設け、スリ
ーステートバッファ４０の出力制御端に他方の伝送装置
２の電源６の電圧出力端を接続し、他方の伝送装置２の
電源６が正常時に出力制御端に「Ｈ」レベルが供給され
てスリーステートバッファ４０が信号通過状態となり、
他方の伝送装置２の電源が異常時に出力制御端に「Ｌ」
レベルが供給されてスリーステートバッファ４０が信号
遮断状態となるようにする。
た場合に他方の伝送装置からの信号の影響で断状態とな
った伝送装置が誤動作しないようにすることができる伝
送装置間インタフェースにおけるフェイルセーフ回路を
提供することを目的とする。 【解決手段】互いに独立した電源４，６を有し、信号の
入出力を行う一方の伝送装置１のインタフェース回路１
２の出力段にスリーステートバッファ４０を設け、スリ
ーステートバッファ４０の出力制御端に他方の伝送装置
２の電源６の電圧出力端を接続し、他方の伝送装置２の
電源６が正常時に出力制御端に「Ｈ」レベルが供給され
てスリーステートバッファ４０が信号通過状態となり、
他方の伝送装置２の電源が異常時に出力制御端に「Ｌ」
レベルが供給されてスリーステートバッファ４０が信号
遮断状態となるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は伝送装置間インタフ
ェースにおけるフェイルセーフ回路に関する。このフェ
イルセーフ回路は、互いに独立した電源を有し、信号の
やり取りを行う有線接続された伝送装置の入出力インタ
フェースに用いられるものであり、一方の伝送装置の電
源が断状態となった場合に、他方の伝送装置に影響を与
えないようにするものである。例えば、電話網における
局内伝送装置と複数の加入者端末機へ分配配線を行うＤ
ＳＵ（加入者線終端装置）との双方の入出力インタフェ
ースに用いられる。
ェースにおけるフェイルセーフ回路に関する。このフェ
イルセーフ回路は、互いに独立した電源を有し、信号の
やり取りを行う有線接続された伝送装置の入出力インタ
フェースに用いられるものであり、一方の伝送装置の電
源が断状態となった場合に、他方の伝送装置に影響を与
えないようにするものである。例えば、電話網における
局内伝送装置と複数の加入者端末機へ分配配線を行うＤ
ＳＵ（加入者線終端装置）との双方の入出力インタフェ
ースに用いられる。
【０００２】
【従来の技術】図７に従来の伝送装置間インタフェース
システム図を示し、その説明を行う。図７において、１
は第１伝送装置、２は第２伝送装置であり、各々独自に
４，６で示す電源ユニットを有しており、更に、８，１
０で示す伝送処理回路、１２，１４で示すＬＳＩ化され
た入出力インタフェース回路を有している。
システム図を示し、その説明を行う。図７において、１
は第１伝送装置、２は第２伝送装置であり、各々独自に
４，６で示す電源ユニットを有しており、更に、８，１
０で示す伝送処理回路、１２，１４で示すＬＳＩ化され
た入出力インタフェース回路を有している。
【０００３】入出力インタフェース回路１２は、伝送処
理回路８に接続された出力バッファ１６，１８と、バッ
ファ１８の出力端にプルアップ接続及びプルダウン接続
された保護ダイオード２０，２４とを具備している。
理回路８に接続された出力バッファ１６，１８と、バッ
ファ１８の出力端にプルアップ接続及びプルダウン接続
された保護ダイオード２０，２４とを具備している。
【０００４】ダイオード２０のアノード端はバッファ１
８の出力端に接続され、カソード端は入出力インタフェ
ース回路１２の外部電源供給端子であるＶｃｃ端子２２
に接続されている。またダイオード２４のカソード端は
バッファ１８の出力端に接続され、アノード端はアース
２６に接続されている。Ｖｃｃ端子２２には電源ユニッ
ト４から所定の電圧が供給されている。
８の出力端に接続され、カソード端は入出力インタフェ
ース回路１２の外部電源供給端子であるＶｃｃ端子２２
に接続されている。またダイオード２４のカソード端は
バッファ１８の出力端に接続され、アノード端はアース
２６に接続されている。Ｖｃｃ端子２２には電源ユニッ
ト４から所定の電圧が供給されている。
【０００５】他方の入出力インタフェース回路１４は、
バッファ１８に接続された伝送路２８に入力端が接続さ
れた入力バッファ３０と、バッファ３０の入力端にプル
アップ接続及びプルダウン接続された保護ダイオード３
２，３４とを具備している。
バッファ１８に接続された伝送路２８に入力端が接続さ
れた入力バッファ３０と、バッファ３０の入力端にプル
アップ接続及びプルダウン接続された保護ダイオード３
２，３４とを具備している。
【０００６】ダイオード３２のアノード端はバッファ３
０の入力端に接続され、カソード端はＶｃｃ端子３６に
接続されており、またダイオード３４のカソード端はバ
ッファ３０の入力端に接続され、アノード端はアース３
８に接続されている。Ｖｃｃ端子３６には電源ユニット
６から所定の電圧が供給されている。
０の入力端に接続され、カソード端はＶｃｃ端子３６に
接続されており、またダイオード３４のカソード端はバ
ッファ３０の入力端に接続され、アノード端はアース３
８に接続されている。Ｖｃｃ端子３６には電源ユニット
６から所定の電圧が供給されている。
【０００７】但し、各入出力インタフェース回路１２，
１４には、第１伝送装置１から第２伝送装置２への伝送
方向の構成要素のみ示したが、実際にはその逆伝送方向
の構成要素、及び多数の伝送路を接続する多数の構成要
素から成る。
１４には、第１伝送装置１から第２伝送装置２への伝送
方向の構成要素のみ示したが、実際にはその逆伝送方向
の構成要素、及び多数の伝送路を接続する多数の構成要
素から成る。
【０００８】このような構成において、第１伝送装置１
の伝送処理回路８から送信された信号がバッファ１６，
１８を介して伝送路２８へ伝送され、更に第２伝送装置
２のバッファ３０を介して伝送処理回路１０へ入力され
る。
の伝送処理回路８から送信された信号がバッファ１６，
１８を介して伝送路２８へ伝送され、更に第２伝送装置
２のバッファ３０を介して伝送処理回路１０へ入力され
る。
【０００９】
【発明が解決しようとする課題】ところで、上述した伝
送装置間インタフェースシステムにおいては、一方の伝
送装置、例えば第２伝送装置２の電源ユニット６が断状
態となった場合、入出力インタフェース回路１４のＶｃ
ｃ端子３６に電圧が未供給状態となるにも係わらず、こ
の時、第１伝送装置１から伝送される信号レベルが
「Ｈ」レベルであれば、その「Ｈ」レベルが第２伝送装
置２の入出力インタフェース回路１４のダイオード３２
を介してＶｃｃ端子３６へ供給され、このＶｃｃ端子３
６から図示せぬ他のバッファに回り込んで伝送処理回路
１０へ電圧が供給され、これによって第２伝送装置２が
誤動作を行う問題があった。
送装置間インタフェースシステムにおいては、一方の伝
送装置、例えば第２伝送装置２の電源ユニット６が断状
態となった場合、入出力インタフェース回路１４のＶｃ
ｃ端子３６に電圧が未供給状態となるにも係わらず、こ
の時、第１伝送装置１から伝送される信号レベルが
「Ｈ」レベルであれば、その「Ｈ」レベルが第２伝送装
置２の入出力インタフェース回路１４のダイオード３２
を介してＶｃｃ端子３６へ供給され、このＶｃｃ端子３
６から図示せぬ他のバッファに回り込んで伝送処理回路
１０へ電圧が供給され、これによって第２伝送装置２が
誤動作を行う問題があった。
【００１０】本発明は、このような点に鑑みてなされた
ものであり、一方の伝送装置の電源が断状態となった場
合に他方の伝送装置からの信号の影響で断状態となった
伝送装置が誤動作しないようにすることができる伝送装
置間インタフェースにおけるフェイルセーフ回路を提供
することを目的としている。
ものであり、一方の伝送装置の電源が断状態となった場
合に他方の伝送装置からの信号の影響で断状態となった
伝送装置が誤動作しないようにすることができる伝送装
置間インタフェースにおけるフェイルセーフ回路を提供
することを目的としている。
【００１１】
【課題を解決するための手段】図１に本発明の原理図を
示す。互いに独立した電源４，６を有し、信号の入出力
を行う伝送装置間インタフェースにおけるフェイルセー
フ回路において、一方の伝送装置１のインタフェース回
路１２の出力段にスリーステートバッファ４０を設け、
スリーステートバッファ４０の出力制御端に他方の伝送
装置２の電源６の電圧出力端を接続し、他方の伝送装置
２の電源６が正常時に出力制御端に「Ｈ」レベルが供給
されてスリーステートバッファ４０が信号通過状態とな
り、他方の伝送装置２の電源が異常時に出力制御端に
「Ｌ」レベルが供給されてスリーステートバッファ４０
が信号遮断状態となるように構成する。
示す。互いに独立した電源４，６を有し、信号の入出力
を行う伝送装置間インタフェースにおけるフェイルセー
フ回路において、一方の伝送装置１のインタフェース回
路１２の出力段にスリーステートバッファ４０を設け、
スリーステートバッファ４０の出力制御端に他方の伝送
装置２の電源６の電圧出力端を接続し、他方の伝送装置
２の電源６が正常時に出力制御端に「Ｈ」レベルが供給
されてスリーステートバッファ４０が信号通過状態とな
り、他方の伝送装置２の電源が異常時に出力制御端に
「Ｌ」レベルが供給されてスリーステートバッファ４０
が信号遮断状態となるように構成する。
【００１２】このような構成によれば、他方の伝送装置
２の電源６が異常となり断状態となった場合、電源６の
出力電圧が「Ｌ」レベルとなり、この「Ｌ」レベルがス
リーステートバッファ４０の出力制御端に供給されるの
で、スリーステートバッファ４０がハイインピーダンス
状態となり、他方の伝送装置２へ伝送する信号を遮断す
る。これによって、一方の伝送装置１からの伝送信号の
「Ｈ」レベルが他方の伝送装置２のインタフェースの電
源入力端子から他のバッファに回り込んで伝送装置２が
誤動作を行うといったことが無くなる。
２の電源６が異常となり断状態となった場合、電源６の
出力電圧が「Ｌ」レベルとなり、この「Ｌ」レベルがス
リーステートバッファ４０の出力制御端に供給されるの
で、スリーステートバッファ４０がハイインピーダンス
状態となり、他方の伝送装置２へ伝送する信号を遮断す
る。これによって、一方の伝送装置１からの伝送信号の
「Ｈ」レベルが他方の伝送装置２のインタフェースの電
源入力端子から他のバッファに回り込んで伝送装置２が
誤動作を行うといったことが無くなる。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図２は本発明の第１実施形
態による伝送装置間インタフェースにおけるフェイルセ
ーフ回路の構成を示す図である。この図に示す第１実施
形態において図７に示した従来例の各部に対応する部分
には同一符号を付し、その説明を省略する。
施の形態について説明する。図２は本発明の第１実施形
態による伝送装置間インタフェースにおけるフェイルセ
ーフ回路の構成を示す図である。この図に示す第１実施
形態において図７に示した従来例の各部に対応する部分
には同一符号を付し、その説明を省略する。
【００１４】図２に示す第１実施形態は、図７に示した
従来例回路にフェイルセーフ回路を設けたものである。
このフェイルセーフ回路は、第１伝送装置１の入出力イ
ンタフェース回路１２の伝送路２８に接続された出力バ
ッファ１８（図７参照）の代わりにスリーステートバッ
ファ４０を設け、スリーステートバッファ４０の出力制
御端を伝送路４１によって第２伝送装置２の電源ユニッ
ト６の電圧出力端に接続し、更に、スリーステートバッ
ファ４０の出力制御端に保護ダイオード４２，４３をプ
ルアップ接続及びプルダウン接続して構成したものであ
る。
従来例回路にフェイルセーフ回路を設けたものである。
このフェイルセーフ回路は、第１伝送装置１の入出力イ
ンタフェース回路１２の伝送路２８に接続された出力バ
ッファ１８（図７参照）の代わりにスリーステートバッ
ファ４０を設け、スリーステートバッファ４０の出力制
御端を伝送路４１によって第２伝送装置２の電源ユニッ
ト６の電圧出力端に接続し、更に、スリーステートバッ
ファ４０の出力制御端に保護ダイオード４２，４３をプ
ルアップ接続及びプルダウン接続して構成したものであ
る。
【００１５】但し、ダイオード４２のアノード端は出力
制御端に接続され、カソード端はＶｃｃ端子２２に接続
されている。またダイオード４３のカソード端は出力制
御端に接続され、アノード端はアース２６に接続されて
いる。
制御端に接続され、カソード端はＶｃｃ端子２２に接続
されている。またダイオード４３のカソード端は出力制
御端に接続され、アノード端はアース２６に接続されて
いる。
【００１６】このような構成において、第１及び第２伝
送装置１，２の電源ユニット４，６が正常な電圧供給を
行っている場合は、電源ユニット６の「Ｈ」レベルの電
圧が伝送路４１を介してスリーステートバッファ４０の
出力制御端に供給されているので、スリーステートバッ
ファ４０が信号通過状態となっており、伝送処理回路８
から出力される信号がバッファ４０を通過し、伝送路２
８を介して第２伝送装置２へ伝送されている。
送装置１，２の電源ユニット４，６が正常な電圧供給を
行っている場合は、電源ユニット６の「Ｈ」レベルの電
圧が伝送路４１を介してスリーステートバッファ４０の
出力制御端に供給されているので、スリーステートバッ
ファ４０が信号通過状態となっており、伝送処理回路８
から出力される信号がバッファ４０を通過し、伝送路２
８を介して第２伝送装置２へ伝送されている。
【００１７】ここで、第２伝送装置２の電源ユニット６
が何らかの原因によって断状態となった場合、電源ユニ
ット６の出力電圧が０Ｖ、即ち「Ｌ」レベルとなり、こ
の「Ｌ」レベルが伝送路４１を介してスリーステートバ
ッファ４０の出力制御端に供給されるので、スリーステ
ートバッファ４０がハイインピーダンス状態となり、伝
送処理回路８から出力される信号を遮断する。
が何らかの原因によって断状態となった場合、電源ユニ
ット６の出力電圧が０Ｖ、即ち「Ｌ」レベルとなり、こ
の「Ｌ」レベルが伝送路４１を介してスリーステートバ
ッファ４０の出力制御端に供給されるので、スリーステ
ートバッファ４０がハイインピーダンス状態となり、伝
送処理回路８から出力される信号を遮断する。
【００１８】この結果、第２伝送装置２へは信号が入力
されないので、従来のように、第２伝送装置２の電源ユ
ニット６が断状態の場合に、第１伝送装置１からの伝送
信号の「Ｈ」レベルが第２伝送装置２の入出力インタフ
ェース回路１４のダイオード３２を介してＶｃｃ端子３
６へ供給され、このＶｃｃ端子３６から図示せぬ他のバ
ッファに回り込んで伝送処理回路１０へ電圧が供給さ
れ、これによって第２伝送装置２が誤動作を行うといっ
たことが無くなる。
されないので、従来のように、第２伝送装置２の電源ユ
ニット６が断状態の場合に、第１伝送装置１からの伝送
信号の「Ｈ」レベルが第２伝送装置２の入出力インタフ
ェース回路１４のダイオード３２を介してＶｃｃ端子３
６へ供給され、このＶｃｃ端子３６から図示せぬ他のバ
ッファに回り込んで伝送処理回路１０へ電圧が供給さ
れ、これによって第２伝送装置２が誤動作を行うといっ
たことが無くなる。
【００１９】次に、第２実施形態を図３を参照して説明
する。但し、図３に示す第２実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
する。但し、図３に示す第２実施形態において図２に示
した第１実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
【００２０】図３に示す第２実施形態が図２に示した第
１実施形態と異なる点は、第１伝送装置１の入出力イン
タフェース回路１２に、ダイオード４５をそのアノード
端をスリーステートバッファ４０の出力制御端に接続
し、カソード端を第２伝送装置２の電源ユニット６の出
力端に接続して設け、更に、そのダイオード４５のアノ
ード端をプルアップ抵抗器４７を介して電源ユニット４
に接続したことにある。
１実施形態と異なる点は、第１伝送装置１の入出力イン
タフェース回路１２に、ダイオード４５をそのアノード
端をスリーステートバッファ４０の出力制御端に接続
し、カソード端を第２伝送装置２の電源ユニット６の出
力端に接続して設け、更に、そのダイオード４５のアノ
ード端をプルアップ抵抗器４７を介して電源ユニット４
に接続したことにある。
【００２１】このような構成において、第１及び第２伝
送装置１，２の電源ユニット４，６が正常時には、電源
ユニット６から出力される電流がダイオード４５の逆方
向に供給されるのでそのダイオード４５で遮断される
が、ダイオード４５のカソード端が「Ｈ」レベルとなっ
ているので、プルアップ抵抗器４７を介して電源ユニッ
ト４の「Ｈ」レベルの電圧がスリーステートバッファ４
０の出力制御端に供給され、スリーステートバッファ４
０が信号通過状態となっている。
送装置１，２の電源ユニット４，６が正常時には、電源
ユニット６から出力される電流がダイオード４５の逆方
向に供給されるのでそのダイオード４５で遮断される
が、ダイオード４５のカソード端が「Ｈ」レベルとなっ
ているので、プルアップ抵抗器４７を介して電源ユニッ
ト４の「Ｈ」レベルの電圧がスリーステートバッファ４
０の出力制御端に供給され、スリーステートバッファ４
０が信号通過状態となっている。
【００２２】第２伝送装置２の電源ユニット６が何らか
の原因によって断状態となり電源ユニット６の出力電圧
が０Ｖ、即ち「Ｌ」レベルになった場合、プルアップ抵
抗器４７を介する電源ユニット４からの出力電流は第２
伝送装置２の電源ユニット６のアース側に流れるので、
スリーステートバッファ４０の出力制御端の電位が
「Ｌ」レベルとなる。これによってスリーステートバッ
ファ４０がハイインピーダンス状態となって信号を遮断
する状態となる。
の原因によって断状態となり電源ユニット６の出力電圧
が０Ｖ、即ち「Ｌ」レベルになった場合、プルアップ抵
抗器４７を介する電源ユニット４からの出力電流は第２
伝送装置２の電源ユニット６のアース側に流れるので、
スリーステートバッファ４０の出力制御端の電位が
「Ｌ」レベルとなる。これによってスリーステートバッ
ファ４０がハイインピーダンス状態となって信号を遮断
する状態となる。
【００２３】第１伝送装置１の電源ユニット４が何らか
の原因によって断状態となり電源ユニット６の出力電圧
が０Ｖ、即ち「Ｌ」レベルになった場合、第２伝送装置
２の電源ユニット６から出力される電流はダイオード４
５で遮断されるので、第１伝送装置１の入出力インタフ
ェース回路１２へは電流は流れない。
の原因によって断状態となり電源ユニット６の出力電圧
が０Ｖ、即ち「Ｌ」レベルになった場合、第２伝送装置
２の電源ユニット６から出力される電流はダイオード４
５で遮断されるので、第１伝送装置１の入出力インタフ
ェース回路１２へは電流は流れない。
【００２４】従って、この第２実施形態においては第１
実施形態の効果の他に、第１伝送装置１の電源ユニット
４の断状態時に第２伝送装置２の電源ユニット６から出
力される電流の影響を第１伝送装置１に対して無くすこ
とができる。
実施形態の効果の他に、第１伝送装置１の電源ユニット
４の断状態時に第２伝送装置２の電源ユニット６から出
力される電流の影響を第１伝送装置１に対して無くすこ
とができる。
【００２５】次に、第３実施形態を図４を参照して説明
する。但し、図４に示す第３実施形態において図７に示
した従来例の各部に対応する部分には同一符号を付し、
その説明を省略する。
する。但し、図４に示す第３実施形態において図７に示
した従来例の各部に対応する部分には同一符号を付し、
その説明を省略する。
【００２６】図４に示す第３実施形態が図７に示した従
来例と異なる点は、第２伝送装置２の入出力インタフェ
ース回路１４に、ダイオード４９をそのアノード端を入
力バッファ３０の入力端に接続し、カソード端を第１伝
送装置１の出力バッファ１８の出力端に接続して設け、
更に、そのダイオード４９のアノード端をプルアップ抵
抗器５１を介して電源ユニット６に接続したことにあ
る。
来例と異なる点は、第２伝送装置２の入出力インタフェ
ース回路１４に、ダイオード４９をそのアノード端を入
力バッファ３０の入力端に接続し、カソード端を第１伝
送装置１の出力バッファ１８の出力端に接続して設け、
更に、そのダイオード４９のアノード端をプルアップ抵
抗器５１を介して電源ユニット６に接続したことにあ
る。
【００２７】このような構成において、第１及び第２伝
送装置１，２の電源ユニット４，６が正常時には、電源
ユニット６からプルアップ抵抗器５１を介して「Ｈ」レ
ベルの電圧が供給されるが、この際、出力バッファ１８
から出力される信号が「Ｌ」レベルであれば、その電位
差があるので電源ユニット６からプルアップ抵抗器５１
及びダイオード４９を通過して第１伝送装置１の出力バ
ッファ１８へ電流が流れる。この結果、第２伝送装置２
の入力バッファ３０の入力電位が「Ｌ」レベルとなる。
送装置１，２の電源ユニット４，６が正常時には、電源
ユニット６からプルアップ抵抗器５１を介して「Ｈ」レ
ベルの電圧が供給されるが、この際、出力バッファ１８
から出力される信号が「Ｌ」レベルであれば、その電位
差があるので電源ユニット６からプルアップ抵抗器５１
及びダイオード４９を通過して第１伝送装置１の出力バ
ッファ１８へ電流が流れる。この結果、第２伝送装置２
の入力バッファ３０の入力電位が「Ｌ」レベルとなる。
【００２８】一方、出力バッファ１８から出力される信
号が「Ｈ」レベルであれば、電源ユニット６からの電圧
との間に電位差が無いので、電源ユニット６の出力電圧
の「Ｈ」レベルが入力バッファ３０に供給される。
号が「Ｈ」レベルであれば、電源ユニット６からの電圧
との間に電位差が無いので、電源ユニット６の出力電圧
の「Ｈ」レベルが入力バッファ３０に供給される。
【００２９】ここで、第２伝送装置２の電源ユニット６
が何らかの原因によって断状態となり電源ユニット６の
出力電圧が「Ｌ」レベルになった場合に、出力バッファ
１８から出力される信号が「Ｈ」レベルであっても、ダ
イオード４９が信号伝送路２８に信号方向と逆方向に接
続されているので、第２伝送装置２の入出力インタフェ
ース回路１４に電流が流れ込むことはない。従って、こ
の第３実施形態においても第１実施形態同様の効果を得
ることができる。
が何らかの原因によって断状態となり電源ユニット６の
出力電圧が「Ｌ」レベルになった場合に、出力バッファ
１８から出力される信号が「Ｈ」レベルであっても、ダ
イオード４９が信号伝送路２８に信号方向と逆方向に接
続されているので、第２伝送装置２の入出力インタフェ
ース回路１４に電流が流れ込むことはない。従って、こ
の第３実施形態においても第１実施形態同様の効果を得
ることができる。
【００３０】次に、第４実施形態を図５を参照して説明
する。但し、図５に示す第４実施形態において図７に示
した従来例の各部に対応する部分には同一符号を付し、
その説明を省略する。
する。但し、図５に示す第４実施形態において図７に示
した従来例の各部に対応する部分には同一符号を付し、
その説明を省略する。
【００３１】図５に示す第４実施形態が図７に示した従
来例と異なる点は、第１伝送装置１の入出力インタフェ
ース回路１２の最終段の出力バッファ１８を、第２伝送
装置２の電源ユニット６からの電圧で作動するようにし
たことにある。即ち、電源ユニット６の出力端とバッフ
ァ１８の電源供給端とを電源供給用伝送路５３で接続し
た。
来例と異なる点は、第１伝送装置１の入出力インタフェ
ース回路１２の最終段の出力バッファ１８を、第２伝送
装置２の電源ユニット６からの電圧で作動するようにし
たことにある。即ち、電源ユニット６の出力端とバッフ
ァ１８の電源供給端とを電源供給用伝送路５３で接続し
た。
【００３２】このような構成とすることによって、第２
伝送装置２の電源ユニット６が断状態となった場合に、
第１伝送装置１の出力バッファ１８が作動しなくなるの
で、バッファ１８から信号が出力されなくなり、第２伝
送装置２の入出力インタフェース回路１４に電流が流れ
込むことはない。従って、この第４実施形態においても
第１実施形態同様の効果を得ることができる。
伝送装置２の電源ユニット６が断状態となった場合に、
第１伝送装置１の出力バッファ１８が作動しなくなるの
で、バッファ１８から信号が出力されなくなり、第２伝
送装置２の入出力インタフェース回路１４に電流が流れ
込むことはない。従って、この第４実施形態においても
第１実施形態同様の効果を得ることができる。
【００３３】次に、第５実施形態を図６を参照して説明
する。但し、図６に示す第５実施形態において図７に示
した従来例の各部に対応する部分には同一符号を付し、
その説明を省略する。
する。但し、図６に示す第５実施形態において図７に示
した従来例の各部に対応する部分には同一符号を付し、
その説明を省略する。
【００３４】図６に示す第５実施形態が図７に示した従
来例と異なる点は、第２伝送装置２の入出力インタフェ
ース回路１４の入力バッファ３０の入力端を、直列接続
したダイオード５７と抵抗器５８によって電源ユニット
６にプルアップ接続し、また第１伝送装置１の入出力イ
ンタフェース回路１２の出力バッファ５９をオープンコ
レクタ又はオープンドレインタイプのものとしたことに
ある。但し、ダイオード５７のアノード端が抵抗器５８
にカソード端がバッファ３０の入力端に接続されてい
る。
来例と異なる点は、第２伝送装置２の入出力インタフェ
ース回路１４の入力バッファ３０の入力端を、直列接続
したダイオード５７と抵抗器５８によって電源ユニット
６にプルアップ接続し、また第１伝送装置１の入出力イ
ンタフェース回路１２の出力バッファ５９をオープンコ
レクタ又はオープンドレインタイプのものとしたことに
ある。但し、ダイオード５７のアノード端が抵抗器５８
にカソード端がバッファ３０の入力端に接続されてい
る。
【００３５】このような構成において、第１及び第２伝
送装置１，２の電源ユニット４，６が正常時には、電源
ユニット６から抵抗器５８及びダイオード５７を介して
「Ｈ」レベルの電圧が供給されるが、この際、出力バッ
ファ５９から出力される信号が「Ｌ」レベルであれば、
その電位差があるので電源ユニット６から抵抗器５１及
びダイオード５７を通過して第１伝送装置１の出力バッ
ファ５９へ電流が流れる。この結果、第２伝送装置２の
入力バッファ３０の入力電位が「Ｌ」レベルとなる。
送装置１，２の電源ユニット４，６が正常時には、電源
ユニット６から抵抗器５８及びダイオード５７を介して
「Ｈ」レベルの電圧が供給されるが、この際、出力バッ
ファ５９から出力される信号が「Ｌ」レベルであれば、
その電位差があるので電源ユニット６から抵抗器５１及
びダイオード５７を通過して第１伝送装置１の出力バッ
ファ５９へ電流が流れる。この結果、第２伝送装置２の
入力バッファ３０の入力電位が「Ｌ」レベルとなる。
【００３６】一方、出力バッファ５９から出力される信
号が「Ｈ」レベルであれば、電源ユニット６からの電圧
との間に電位差が無いので、電源ユニット６の出力電圧
の「Ｈ」レベルが入力バッファ３０に供給される。
号が「Ｈ」レベルであれば、電源ユニット６からの電圧
との間に電位差が無いので、電源ユニット６の出力電圧
の「Ｈ」レベルが入力バッファ３０に供給される。
【００３７】ここで、第２伝送装置２の電源ユニット６
が断状態となった場合は、バッファ５９が抵抗器５８及
びダイオード５７を介して電源ユニット６を電源とする
オープンコレクタ又はオープンドレインタイプのものな
ので、バッファ５９から信号が出力されなくなる。従っ
て、この第５実施形態においても第１実施形態同様の効
果を得ることができる。
が断状態となった場合は、バッファ５９が抵抗器５８及
びダイオード５７を介して電源ユニット６を電源とする
オープンコレクタ又はオープンドレインタイプのものな
ので、バッファ５９から信号が出力されなくなる。従っ
て、この第５実施形態においても第１実施形態同様の効
果を得ることができる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
一方の伝送装置の電源が断状態となった場合に他方の伝
送装置からの信号の影響で断状態となった伝送装置が誤
動作しないようにすることができる効果がある。
一方の伝送装置の電源が断状態となった場合に他方の伝
送装置からの信号の影響で断状態となった伝送装置が誤
動作しないようにすることができる効果がある。
【図１】本発明の原理図である。
【図２】本発明の第１実施形態による伝送装置間インタ
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
【図３】本発明の第２実施形態による伝送装置間インタ
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
【図４】本発明の第３実施形態による伝送装置間インタ
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
【図５】本発明の第４実施形態による伝送装置間インタ
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
【図６】本発明の第５実施形態による伝送装置間インタ
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
【図７】従来例の伝送装置間インタフェースシステム図
である。
である。
１，２ 伝送装置 ４，６ 電源 １２，１４ インタフェース回路 ４０ スリーステートバッファ
Claims (5)
- 【請求項１】 互いに独立した電源を有し、信号の入出
力を行う伝送装置間インタフェースにおけるフェイルセ
ーフ回路において、 一方の伝送装置のインタフェース回路の出力段にスリー
ステートバッファを設け、該スリーステートバッファの
出力制御端に他方の伝送装置の電源の電圧出力端を接続
し、該他方の伝送装置の電源が正常時に該出力制御端に
「Ｈ」レベルが供給されて該スリーステートバッファが
信号通過状態となり、該他方の装置の電源が異常時に該
出力制御端に「Ｌ」レベルが供給されて該スリーステー
トバッファが信号遮断状態となるように構成したことを
特徴とする伝送装置間インタフェースにおけるフェイル
セーフ回路。 - 【請求項２】 前記一方の伝送装置のインタフェース回
路に、ダイオードをそのアノード端を前記スリーステー
トバッファの出力制御端に接続し、カソード端を前記他
方の伝送装置の電源の出力端に接続して設け、該ダイオ
ードのアノード端をプルアップ抵抗器を介して該一方の
伝送装置の電源に接続したことを特徴とする請求項１記
載の伝送装置間インタフェースにおけるフェイルセーフ
回路。 - 【請求項３】 互いに独立した電源を有し、信号の入出
力を行う伝送装置間インタフェースにおけるフェイルセ
ーフ回路において、 一方の伝送装置のインタフェース回路の出力バッファに
カソード端を接続し、他方の伝送装置のインタフェース
回路の入力バッファにアノード端を接続したダイオード
を該他方の伝送装置のインタフェース回路に設け、該ダ
イオードのアノード端をプルアップ抵抗器を介して該他
方の伝送装置の電源に接続したことを特徴とする伝送装
置間インタフェースにおけるフェイルセーフ回路。 - 【請求項４】 互いに独立した電源を有し、信号の入出
力を行う伝送装置間インタフェースにおけるフェイルセ
ーフ回路において、 一方の伝送装置のインタフェース回路の出力段のバッフ
ァが、他方の伝送装置の電源で作動するようにしたこと
を特徴とする伝送装置間インタフェースにおけるフェイ
ルセーフ回路。 - 【請求項５】 互いに独立した電源を有し、信号の入出
力を行う伝送装置間インタフェースにおけるフェイルセ
ーフ回路において、 一方の伝送装置のインタフェース回路の出力バッファを
オープンコレクタ及びオープンドレインの何れかのタイ
プとし、該出力バッファに接続される他方の伝送装置の
インタフェース回路の入力バッファの入力端に、アノー
ド端が抵抗器に接続されたダイオードのカソード端を接
続し、該抵抗器の他端を該他方の伝送装置の電源に接続
し、この接続電源が該出力バッファのオープンコレクタ
及びオープンドレインの何れかの電源となるようにした
ことを特徴とする伝送装置間インタフェースにおけるフ
ェイルセーフ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23347196A JP3664820B2 (ja) | 1996-09-03 | 1996-09-03 | 伝送装置間インタフェースにおけるフェイルセーフ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23347196A JP3664820B2 (ja) | 1996-09-03 | 1996-09-03 | 伝送装置間インタフェースにおけるフェイルセーフ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079963A true JPH1079963A (ja) | 1998-03-24 |
| JP3664820B2 JP3664820B2 (ja) | 2005-06-29 |
Family
ID=16955552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23347196A Expired - Fee Related JP3664820B2 (ja) | 1996-09-03 | 1996-09-03 | 伝送装置間インタフェースにおけるフェイルセーフ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3664820B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165468A (ja) * | 2004-12-10 | 2006-06-22 | Nec Electronics Corp | 半導体集積回路 |
-
1996
- 1996-09-03 JP JP23347196A patent/JP3664820B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165468A (ja) * | 2004-12-10 | 2006-06-22 | Nec Electronics Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3664820B2 (ja) | 2005-06-29 |
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