JPH1079963A - 伝送装置間インタフェースにおけるフェイルセーフ回路 - Google Patents
伝送装置間インタフェースにおけるフェイルセーフ回路Info
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- JPH1079963A JPH1079963A JP23347196A JP23347196A JPH1079963A JP H1079963 A JPH1079963 A JP H1079963A JP 23347196 A JP23347196 A JP 23347196A JP 23347196 A JP23347196 A JP 23347196A JP H1079963 A JPH1079963 A JP H1079963A
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Abstract
た場合に他方の伝送装置からの信号の影響で断状態とな
った伝送装置が誤動作しないようにすることができる伝
送装置間インタフェースにおけるフェイルセーフ回路を
提供することを目的とする。 【解決手段】互いに独立した電源4,6を有し、信号の
入出力を行う一方の伝送装置1のインタフェース回路1
2の出力段にスリーステートバッファ40を設け、スリ
ーステートバッファ40の出力制御端に他方の伝送装置
2の電源6の電圧出力端を接続し、他方の伝送装置2の
電源6が正常時に出力制御端に「H」レベルが供給され
てスリーステートバッファ40が信号通過状態となり、
他方の伝送装置2の電源が異常時に出力制御端に「L」
レベルが供給されてスリーステートバッファ40が信号
遮断状態となるようにする。
Description
ェースにおけるフェイルセーフ回路に関する。このフェ
イルセーフ回路は、互いに独立した電源を有し、信号の
やり取りを行う有線接続された伝送装置の入出力インタ
フェースに用いられるものであり、一方の伝送装置の電
源が断状態となった場合に、他方の伝送装置に影響を与
えないようにするものである。例えば、電話網における
局内伝送装置と複数の加入者端末機へ分配配線を行うD
SU(加入者線終端装置)との双方の入出力インタフェ
ースに用いられる。
システム図を示し、その説明を行う。図7において、1
は第1伝送装置、2は第2伝送装置であり、各々独自に
4,6で示す電源ユニットを有しており、更に、8,1
0で示す伝送処理回路、12,14で示すLSI化され
た入出力インタフェース回路を有している。
理回路8に接続された出力バッファ16,18と、バッ
ファ18の出力端にプルアップ接続及びプルダウン接続
された保護ダイオード20,24とを具備している。
8の出力端に接続され、カソード端は入出力インタフェ
ース回路12の外部電源供給端子であるVcc端子22
に接続されている。またダイオード24のカソード端は
バッファ18の出力端に接続され、アノード端はアース
26に接続されている。Vcc端子22には電源ユニッ
ト4から所定の電圧が供給されている。
バッファ18に接続された伝送路28に入力端が接続さ
れた入力バッファ30と、バッファ30の入力端にプル
アップ接続及びプルダウン接続された保護ダイオード3
2,34とを具備している。
0の入力端に接続され、カソード端はVcc端子36に
接続されており、またダイオード34のカソード端はバ
ッファ30の入力端に接続され、アノード端はアース3
8に接続されている。Vcc端子36には電源ユニット
6から所定の電圧が供給されている。
14には、第1伝送装置1から第2伝送装置2への伝送
方向の構成要素のみ示したが、実際にはその逆伝送方向
の構成要素、及び多数の伝送路を接続する多数の構成要
素から成る。
の伝送処理回路8から送信された信号がバッファ16,
18を介して伝送路28へ伝送され、更に第2伝送装置
2のバッファ30を介して伝送処理回路10へ入力され
る。
送装置間インタフェースシステムにおいては、一方の伝
送装置、例えば第2伝送装置2の電源ユニット6が断状
態となった場合、入出力インタフェース回路14のVc
c端子36に電圧が未供給状態となるにも係わらず、こ
の時、第1伝送装置1から伝送される信号レベルが
「H」レベルであれば、その「H」レベルが第2伝送装
置2の入出力インタフェース回路14のダイオード32
を介してVcc端子36へ供給され、このVcc端子3
6から図示せぬ他のバッファに回り込んで伝送処理回路
10へ電圧が供給され、これによって第2伝送装置2が
誤動作を行う問題があった。
ものであり、一方の伝送装置の電源が断状態となった場
合に他方の伝送装置からの信号の影響で断状態となった
伝送装置が誤動作しないようにすることができる伝送装
置間インタフェースにおけるフェイルセーフ回路を提供
することを目的としている。
示す。互いに独立した電源4,6を有し、信号の入出力
を行う伝送装置間インタフェースにおけるフェイルセー
フ回路において、一方の伝送装置1のインタフェース回
路12の出力段にスリーステートバッファ40を設け、
スリーステートバッファ40の出力制御端に他方の伝送
装置2の電源6の電圧出力端を接続し、他方の伝送装置
2の電源6が正常時に出力制御端に「H」レベルが供給
されてスリーステートバッファ40が信号通過状態とな
り、他方の伝送装置2の電源が異常時に出力制御端に
「L」レベルが供給されてスリーステートバッファ40
が信号遮断状態となるように構成する。
2の電源6が異常となり断状態となった場合、電源6の
出力電圧が「L」レベルとなり、この「L」レベルがス
リーステートバッファ40の出力制御端に供給されるの
で、スリーステートバッファ40がハイインピーダンス
状態となり、他方の伝送装置2へ伝送する信号を遮断す
る。これによって、一方の伝送装置1からの伝送信号の
「H」レベルが他方の伝送装置2のインタフェースの電
源入力端子から他のバッファに回り込んで伝送装置2が
誤動作を行うといったことが無くなる。
施の形態について説明する。図2は本発明の第1実施形
態による伝送装置間インタフェースにおけるフェイルセ
ーフ回路の構成を示す図である。この図に示す第1実施
形態において図7に示した従来例の各部に対応する部分
には同一符号を付し、その説明を省略する。
従来例回路にフェイルセーフ回路を設けたものである。
このフェイルセーフ回路は、第1伝送装置1の入出力イ
ンタフェース回路12の伝送路28に接続された出力バ
ッファ18(図7参照)の代わりにスリーステートバッ
ファ40を設け、スリーステートバッファ40の出力制
御端を伝送路41によって第2伝送装置2の電源ユニッ
ト6の電圧出力端に接続し、更に、スリーステートバッ
ファ40の出力制御端に保護ダイオード42,43をプ
ルアップ接続及びプルダウン接続して構成したものであ
る。
制御端に接続され、カソード端はVcc端子22に接続
されている。またダイオード43のカソード端は出力制
御端に接続され、アノード端はアース26に接続されて
いる。
送装置1,2の電源ユニット4,6が正常な電圧供給を
行っている場合は、電源ユニット6の「H」レベルの電
圧が伝送路41を介してスリーステートバッファ40の
出力制御端に供給されているので、スリーステートバッ
ファ40が信号通過状態となっており、伝送処理回路8
から出力される信号がバッファ40を通過し、伝送路2
8を介して第2伝送装置2へ伝送されている。
が何らかの原因によって断状態となった場合、電源ユニ
ット6の出力電圧が0V、即ち「L」レベルとなり、こ
の「L」レベルが伝送路41を介してスリーステートバ
ッファ40の出力制御端に供給されるので、スリーステ
ートバッファ40がハイインピーダンス状態となり、伝
送処理回路8から出力される信号を遮断する。
されないので、従来のように、第2伝送装置2の電源ユ
ニット6が断状態の場合に、第1伝送装置1からの伝送
信号の「H」レベルが第2伝送装置2の入出力インタフ
ェース回路14のダイオード32を介してVcc端子3
6へ供給され、このVcc端子36から図示せぬ他のバ
ッファに回り込んで伝送処理回路10へ電圧が供給さ
れ、これによって第2伝送装置2が誤動作を行うといっ
たことが無くなる。
する。但し、図3に示す第2実施形態において図2に示
した第1実施形態の各部に対応する部分には同一符号を
付し、その説明を省略する。
1実施形態と異なる点は、第1伝送装置1の入出力イン
タフェース回路12に、ダイオード45をそのアノード
端をスリーステートバッファ40の出力制御端に接続
し、カソード端を第2伝送装置2の電源ユニット6の出
力端に接続して設け、更に、そのダイオード45のアノ
ード端をプルアップ抵抗器47を介して電源ユニット4
に接続したことにある。
送装置1,2の電源ユニット4,6が正常時には、電源
ユニット6から出力される電流がダイオード45の逆方
向に供給されるのでそのダイオード45で遮断される
が、ダイオード45のカソード端が「H」レベルとなっ
ているので、プルアップ抵抗器47を介して電源ユニッ
ト4の「H」レベルの電圧がスリーステートバッファ4
0の出力制御端に供給され、スリーステートバッファ4
0が信号通過状態となっている。
の原因によって断状態となり電源ユニット6の出力電圧
が0V、即ち「L」レベルになった場合、プルアップ抵
抗器47を介する電源ユニット4からの出力電流は第2
伝送装置2の電源ユニット6のアース側に流れるので、
スリーステートバッファ40の出力制御端の電位が
「L」レベルとなる。これによってスリーステートバッ
ファ40がハイインピーダンス状態となって信号を遮断
する状態となる。
の原因によって断状態となり電源ユニット6の出力電圧
が0V、即ち「L」レベルになった場合、第2伝送装置
2の電源ユニット6から出力される電流はダイオード4
5で遮断されるので、第1伝送装置1の入出力インタフ
ェース回路12へは電流は流れない。
実施形態の効果の他に、第1伝送装置1の電源ユニット
4の断状態時に第2伝送装置2の電源ユニット6から出
力される電流の影響を第1伝送装置1に対して無くすこ
とができる。
する。但し、図4に示す第3実施形態において図7に示
した従来例の各部に対応する部分には同一符号を付し、
その説明を省略する。
来例と異なる点は、第2伝送装置2の入出力インタフェ
ース回路14に、ダイオード49をそのアノード端を入
力バッファ30の入力端に接続し、カソード端を第1伝
送装置1の出力バッファ18の出力端に接続して設け、
更に、そのダイオード49のアノード端をプルアップ抵
抗器51を介して電源ユニット6に接続したことにあ
る。
送装置1,2の電源ユニット4,6が正常時には、電源
ユニット6からプルアップ抵抗器51を介して「H」レ
ベルの電圧が供給されるが、この際、出力バッファ18
から出力される信号が「L」レベルであれば、その電位
差があるので電源ユニット6からプルアップ抵抗器51
及びダイオード49を通過して第1伝送装置1の出力バ
ッファ18へ電流が流れる。この結果、第2伝送装置2
の入力バッファ30の入力電位が「L」レベルとなる。
号が「H」レベルであれば、電源ユニット6からの電圧
との間に電位差が無いので、電源ユニット6の出力電圧
の「H」レベルが入力バッファ30に供給される。
が何らかの原因によって断状態となり電源ユニット6の
出力電圧が「L」レベルになった場合に、出力バッファ
18から出力される信号が「H」レベルであっても、ダ
イオード49が信号伝送路28に信号方向と逆方向に接
続されているので、第2伝送装置2の入出力インタフェ
ース回路14に電流が流れ込むことはない。従って、こ
の第3実施形態においても第1実施形態同様の効果を得
ることができる。
する。但し、図5に示す第4実施形態において図7に示
した従来例の各部に対応する部分には同一符号を付し、
その説明を省略する。
来例と異なる点は、第1伝送装置1の入出力インタフェ
ース回路12の最終段の出力バッファ18を、第2伝送
装置2の電源ユニット6からの電圧で作動するようにし
たことにある。即ち、電源ユニット6の出力端とバッフ
ァ18の電源供給端とを電源供給用伝送路53で接続し
た。
伝送装置2の電源ユニット6が断状態となった場合に、
第1伝送装置1の出力バッファ18が作動しなくなるの
で、バッファ18から信号が出力されなくなり、第2伝
送装置2の入出力インタフェース回路14に電流が流れ
込むことはない。従って、この第4実施形態においても
第1実施形態同様の効果を得ることができる。
する。但し、図6に示す第5実施形態において図7に示
した従来例の各部に対応する部分には同一符号を付し、
その説明を省略する。
来例と異なる点は、第2伝送装置2の入出力インタフェ
ース回路14の入力バッファ30の入力端を、直列接続
したダイオード57と抵抗器58によって電源ユニット
6にプルアップ接続し、また第1伝送装置1の入出力イ
ンタフェース回路12の出力バッファ59をオープンコ
レクタ又はオープンドレインタイプのものとしたことに
ある。但し、ダイオード57のアノード端が抵抗器58
にカソード端がバッファ30の入力端に接続されてい
る。
送装置1,2の電源ユニット4,6が正常時には、電源
ユニット6から抵抗器58及びダイオード57を介して
「H」レベルの電圧が供給されるが、この際、出力バッ
ファ59から出力される信号が「L」レベルであれば、
その電位差があるので電源ユニット6から抵抗器51及
びダイオード57を通過して第1伝送装置1の出力バッ
ファ59へ電流が流れる。この結果、第2伝送装置2の
入力バッファ30の入力電位が「L」レベルとなる。
号が「H」レベルであれば、電源ユニット6からの電圧
との間に電位差が無いので、電源ユニット6の出力電圧
の「H」レベルが入力バッファ30に供給される。
が断状態となった場合は、バッファ59が抵抗器58及
びダイオード57を介して電源ユニット6を電源とする
オープンコレクタ又はオープンドレインタイプのものな
ので、バッファ59から信号が出力されなくなる。従っ
て、この第5実施形態においても第1実施形態同様の効
果を得ることができる。
一方の伝送装置の電源が断状態となった場合に他方の伝
送装置からの信号の影響で断状態となった伝送装置が誤
動作しないようにすることができる効果がある。
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
フェースにおけるフェイルセーフ回路の構成を示す図で
ある。
である。
Claims (5)
- 【請求項1】 互いに独立した電源を有し、信号の入出
力を行う伝送装置間インタフェースにおけるフェイルセ
ーフ回路において、 一方の伝送装置のインタフェース回路の出力段にスリー
ステートバッファを設け、該スリーステートバッファの
出力制御端に他方の伝送装置の電源の電圧出力端を接続
し、該他方の伝送装置の電源が正常時に該出力制御端に
「H」レベルが供給されて該スリーステートバッファが
信号通過状態となり、該他方の装置の電源が異常時に該
出力制御端に「L」レベルが供給されて該スリーステー
トバッファが信号遮断状態となるように構成したことを
特徴とする伝送装置間インタフェースにおけるフェイル
セーフ回路。 - 【請求項2】 前記一方の伝送装置のインタフェース回
路に、ダイオードをそのアノード端を前記スリーステー
トバッファの出力制御端に接続し、カソード端を前記他
方の伝送装置の電源の出力端に接続して設け、該ダイオ
ードのアノード端をプルアップ抵抗器を介して該一方の
伝送装置の電源に接続したことを特徴とする請求項1記
載の伝送装置間インタフェースにおけるフェイルセーフ
回路。 - 【請求項3】 互いに独立した電源を有し、信号の入出
力を行う伝送装置間インタフェースにおけるフェイルセ
ーフ回路において、 一方の伝送装置のインタフェース回路の出力バッファに
カソード端を接続し、他方の伝送装置のインタフェース
回路の入力バッファにアノード端を接続したダイオード
を該他方の伝送装置のインタフェース回路に設け、該ダ
イオードのアノード端をプルアップ抵抗器を介して該他
方の伝送装置の電源に接続したことを特徴とする伝送装
置間インタフェースにおけるフェイルセーフ回路。 - 【請求項4】 互いに独立した電源を有し、信号の入出
力を行う伝送装置間インタフェースにおけるフェイルセ
ーフ回路において、 一方の伝送装置のインタフェース回路の出力段のバッフ
ァが、他方の伝送装置の電源で作動するようにしたこと
を特徴とする伝送装置間インタフェースにおけるフェイ
ルセーフ回路。 - 【請求項5】 互いに独立した電源を有し、信号の入出
力を行う伝送装置間インタフェースにおけるフェイルセ
ーフ回路において、 一方の伝送装置のインタフェース回路の出力バッファを
オープンコレクタ及びオープンドレインの何れかのタイ
プとし、該出力バッファに接続される他方の伝送装置の
インタフェース回路の入力バッファの入力端に、アノー
ド端が抵抗器に接続されたダイオードのカソード端を接
続し、該抵抗器の他端を該他方の伝送装置の電源に接続
し、この接続電源が該出力バッファのオープンコレクタ
及びオープンドレインの何れかの電源となるようにした
ことを特徴とする伝送装置間インタフェースにおけるフ
ェイルセーフ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23347196A JP3664820B2 (ja) | 1996-09-03 | 1996-09-03 | 伝送装置間インタフェースにおけるフェイルセーフ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23347196A JP3664820B2 (ja) | 1996-09-03 | 1996-09-03 | 伝送装置間インタフェースにおけるフェイルセーフ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1079963A true JPH1079963A (ja) | 1998-03-24 |
JP3664820B2 JP3664820B2 (ja) | 2005-06-29 |
Family
ID=16955552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23347196A Expired - Fee Related JP3664820B2 (ja) | 1996-09-03 | 1996-09-03 | 伝送装置間インタフェースにおけるフェイルセーフ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3664820B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006165468A (ja) * | 2004-12-10 | 2006-06-22 | Nec Electronics Corp | 半導体集積回路 |
-
1996
- 1996-09-03 JP JP23347196A patent/JP3664820B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006165468A (ja) * | 2004-12-10 | 2006-06-22 | Nec Electronics Corp | 半導体集積回路 |
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---|---|
JP3664820B2 (ja) | 2005-06-29 |
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