JPH0535515A - 装置間インタフエースフオールトトレラント方式 - Google Patents
装置間インタフエースフオールトトレラント方式Info
- Publication number
- JPH0535515A JPH0535515A JP3208797A JP20879791A JPH0535515A JP H0535515 A JPH0535515 A JP H0535515A JP 3208797 A JP3208797 A JP 3208797A JP 20879791 A JP20879791 A JP 20879791A JP H0535515 A JPH0535515 A JP H0535515A
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- Japan
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- input
- signals
- buffers
- output
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- Pending
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- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 運用系と待期系から成る二重化冗長構成装置
において、待期系から運用系への全ての信号を入力禁止
することで、待期系装置障害の悪影響を完全に排除す
る。 【構成】 運用系装置の受信部７に、受信信号の入力禁
止／許可を内部回路５の入力禁止信号２２により制御さ
れる受信バッファ１２0〜１２nを構成する。これによ
り、待期系と運用系の間の全信号に対して入力禁止制御
機能を有しているので、待期系の障害による悪影響を完
全に排除でき、システム的な安定動作が保証される。
において、待期系から運用系への全ての信号を入力禁止
することで、待期系装置障害の悪影響を完全に排除す
る。 【構成】 運用系装置の受信部７に、受信信号の入力禁
止／許可を内部回路５の入力禁止信号２２により制御さ
れる受信バッファ１２0〜１２nを構成する。これによ
り、待期系と運用系の間の全信号に対して入力禁止制御
機能を有しているので、待期系の障害による悪影響を完
全に排除でき、システム的な安定動作が保証される。
Description
【０００１】
【産業上の利用分野】本発明は運用系と待期系から成る
二重化冗長構成装置における装置間インタフェースフォ
ールトトレラント方式に関するものである。
二重化冗長構成装置における装置間インタフェースフォ
ールトトレラント方式に関するものである。
【０００２】
【従来の技術】従来の装置間インタフェースフォールト
トレラント方式は、図４に示すように、複数個の受信端
子１１0〜１１nから入力され、受信バッファ１５0〜１
５nを経た信号を内部回路５で発生した制御信号つまり
アイソレーション信号２１でゲート制御するゲート回路
１４0〜１４nから構成されていた。
トレラント方式は、図４に示すように、複数個の受信端
子１１0〜１１nから入力され、受信バッファ１５0〜１
５nを経た信号を内部回路５で発生した制御信号つまり
アイソレーション信号２１でゲート制御するゲート回路
１４0〜１４nから構成されていた。
【０００３】次に動作について説明する。図３は二重化
冗長構成装置における運用系装置と待期系装置の接続図
であり、運用系装置１は内部回路５，送信部６，受信部
７ａから構成される。また、待期系装置２は内部回路
８，送信部９，受信部１０から構成されている。そして
待期系装置２から運用系装置１への信号のルートは、内
部回路８の出力信号が送信部９を通りケーブル３を介し
て運用系装置１内の受信部７ａを通り内部回路５に入力
されている。
冗長構成装置における運用系装置と待期系装置の接続図
であり、運用系装置１は内部回路５，送信部６，受信部
７ａから構成される。また、待期系装置２は内部回路
８，送信部９，受信部１０から構成されている。そして
待期系装置２から運用系装置１への信号のルートは、内
部回路８の出力信号が送信部９を通りケーブル３を介し
て運用系装置１内の受信部７ａを通り内部回路５に入力
されている。
【０００４】図４は受信部７ａ（または１０）の回路構
成図であり、１３0〜１３nはケーブル３が抜けた場合の
フェールセーフ（ＦＳ）回路である。ここで、例えば受
信端子１１0，１１1，１１3に入力された信号は受信バ
ッファ１５0，１５1，１５3を通りゲート回路としての
ＡＮＤゲート１４0，１４1，１４3 に入力される。そし
て、これらＡＮＤゲート１４0，１４1，１４3 の出力
は、内部回路５の出力信号つまりアイソレーション信号
２１が出力されていない時は許可され、内部回路５へ入
力され、アイソレーション信号２１が出力されている時
は禁止され、内部回路５へは入力されない。ただし、受
信端子１１2，１１nに入力された信号は受信バッファ１
５2，１５nを通り内部回路５に入力される。
成図であり、１３0〜１３nはケーブル３が抜けた場合の
フェールセーフ（ＦＳ）回路である。ここで、例えば受
信端子１１0，１１1，１１3に入力された信号は受信バ
ッファ１５0，１５1，１５3を通りゲート回路としての
ＡＮＤゲート１４0，１４1，１４3 に入力される。そし
て、これらＡＮＤゲート１４0，１４1，１４3 の出力
は、内部回路５の出力信号つまりアイソレーション信号
２１が出力されていない時は許可され、内部回路５へ入
力され、アイソレーション信号２１が出力されている時
は禁止され、内部回路５へは入力されない。ただし、受
信端子１１2，１１nに入力された信号は受信バッファ１
５2，１５nを通り内部回路５に入力される。
【０００５】
【発明が解決しようとする課題】このように従来の装置
間インタフェースフォールトトレラント方式は、ゲート
回路を用いて特定信号のみの入力禁止を行っているた
め、入力禁止されていない信号の障害により運用系に悪
影響を与えるという問題点があった。
間インタフェースフォールトトレラント方式は、ゲート
回路を用いて特定信号のみの入力禁止を行っているた
め、入力禁止されていない信号の障害により運用系に悪
影響を与えるという問題点があった。
【０００６】本発明は以上の点に鑑み、上記のような問
題点を解消するためになされたもので、運用系と待期系
から成る二重化冗長構成装置において、待期系から運用
系への全ての信号を入力禁止するようにした装置間イン
タフェースフォールトトレラント方式を提供することを
目的とする。
題点を解消するためになされたもので、運用系と待期系
から成る二重化冗長構成装置において、待期系から運用
系への全ての信号を入力禁止するようにした装置間イン
タフェースフォールトトレラント方式を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の装置間インタフェースフォールトトレラン
ト方式は、待期系装置の送信部からケーブルを介して入
力された全信号を運用系装置内の受信部において入力禁
止するための入力禁止信号により制御される受信バッフ
ァを備えている。
めに本発明の装置間インタフェースフォールトトレラン
ト方式は、待期系装置の送信部からケーブルを介して入
力された全信号を運用系装置内の受信部において入力禁
止するための入力禁止信号により制御される受信バッフ
ァを備えている。
【０００８】
【作用】本発明によれば、待期系の障害による運用系へ
の悪影響を完全に排除することができる。
の悪影響を完全に排除することができる。
【０００９】
【実施例】次に本発明について図面を用いて説明する。
図１は本発明の一実施例を示すもので、二重化冗長構成
装置における運用系と待期系の接続図である。ここで待
期系装置２から運用系装置１への信号ルートは、図３に
示した従来例と同様に、内部回路８の出力が送信部９を
通り、ケーブル３を介して運用系装置１内の受信部７を
通り、内部回路５に入力されている。
図１は本発明の一実施例を示すもので、二重化冗長構成
装置における運用系と待期系の接続図である。ここで待
期系装置２から運用系装置１への信号ルートは、図３に
示した従来例と同様に、内部回路８の出力が送信部９を
通り、ケーブル３を介して運用系装置１内の受信部７を
通り、内部回路５に入力されている。
【００１０】図２は図１の受信部７（または１０）の回
路構成図である。すなわち受信端子１１0〜１１nに入力
された信号は、内部回路５の出力の入力禁止信号２２に
より制御される受信バッファ１２0〜１２nに入力されて
おり、入力禁止信号２２が出力されていない時は受信バ
ッファ１２0〜１２nの出力は許可されるが、入力禁止信
号２２が出力されている時は受信バッファ１２0〜１２n
の出力はハイインピーダンス状態となり、フェールセー
フ（ＦＳ）回路１３0〜１３nによりレベルが確定され
る。その結果、運用系装置１と待期系装置２間の接続は
完全に切り離すことが可能となる。なお、図中同一符号
は同一または相当部分を示している。
路構成図である。すなわち受信端子１１0〜１１nに入力
された信号は、内部回路５の出力の入力禁止信号２２に
より制御される受信バッファ１２0〜１２nに入力されて
おり、入力禁止信号２２が出力されていない時は受信バ
ッファ１２0〜１２nの出力は許可されるが、入力禁止信
号２２が出力されている時は受信バッファ１２0〜１２n
の出力はハイインピーダンス状態となり、フェールセー
フ（ＦＳ）回路１３0〜１３nによりレベルが確定され
る。その結果、運用系装置１と待期系装置２間の接続は
完全に切り離すことが可能となる。なお、図中同一符号
は同一または相当部分を示している。
【００１１】このように本実施例によると、運用系装置
１の受信部７に、受信信号の入力禁止／許可を内部回路
５の入力禁止信号２２により制御される受信バッファ１
２0〜１２n を構成することにより、次のような利点を
有する。すなわち、従来のアイソレーション機能は、待
期系装置からのアクセスを禁止するために特定の信号を
ゲート回路にて入力禁止していた。これに対し本発明
は、待期系と運用系の間の全信号に対して入力禁止制御
機能を有しているので、待期系の障害による悪影響を完
全に排除でき、システム的な安定動作が保証されるとい
う利点を有する。
１の受信部７に、受信信号の入力禁止／許可を内部回路
５の入力禁止信号２２により制御される受信バッファ１
２0〜１２n を構成することにより、次のような利点を
有する。すなわち、従来のアイソレーション機能は、待
期系装置からのアクセスを禁止するために特定の信号を
ゲート回路にて入力禁止していた。これに対し本発明
は、待期系と運用系の間の全信号に対して入力禁止制御
機能を有しているので、待期系の障害による悪影響を完
全に排除でき、システム的な安定動作が保証されるとい
う利点を有する。
【００１２】
【発明の効果】以上説明したように本発明は、運用系装
置受信部において全受信信号を入力禁止することができ
るため、待期装置の障害の影響を完全に排除することが
できる効果がある。
置受信部において全受信信号を入力禁止することができ
るため、待期装置の障害の影響を完全に排除することが
できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を説明する概略ブロック図で
ある。
ある。
【図２】図１の運用系受信部の回路構成図である。
【図３】従来技術の一例を示すブロック図である。
【図４】図３の運用系受信部の回路構成図である。
１ 運用系装置 ２ 待期系装置 ３，４ ケーブル ５ 運用系の内部回路 ６ 運用系の送信部 ７ 運用系の受信部 １１0〜１１n 受信端子 １２0〜１２n 受信バッファ １３1〜１３n フェールセーフ（ＦＳ）回路
Claims (1)
- 【請求項１】 運用系と待期系から成る二重化冗長構成
装置において、待期系から運用系への全入力信号の入力
を禁止するための信号受信回路を有し、待期系の障害に
よる運用系への悪影響を完全に排除するようにしたこと
を特徴とする装置間インタフェースフォールトトレラン
ト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208797A JPH0535515A (ja) | 1991-07-26 | 1991-07-26 | 装置間インタフエースフオールトトレラント方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208797A JPH0535515A (ja) | 1991-07-26 | 1991-07-26 | 装置間インタフエースフオールトトレラント方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535515A true JPH0535515A (ja) | 1993-02-12 |
Family
ID=16562280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208797A Pending JPH0535515A (ja) | 1991-07-26 | 1991-07-26 | 装置間インタフエースフオールトトレラント方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535515A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223872A (ja) * | 1983-06-03 | 1984-12-15 | Nec Corp | 情報処理システム |
| JPS601995A (ja) * | 1983-06-17 | 1985-01-08 | Hitachi Ltd | マイクロプロセツサの制御方式 |
-
1991
- 1991-07-26 JP JP3208797A patent/JPH0535515A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223872A (ja) * | 1983-06-03 | 1984-12-15 | Nec Corp | 情報処理システム |
| JPS601995A (ja) * | 1983-06-17 | 1985-01-08 | Hitachi Ltd | マイクロプロセツサの制御方式 |
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Legal Events
| Date | Code | Title | Description |
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