JPS6027431B2 - デイジタル出力選択回路 - Google Patents

Description

【発明の詳細な説明】 本発明は二重化されたディジタル制御装置の演算結果を
選択的に出力するディジタル出力選択回路に関する。 ディジタル制御装置の信頼性を向上させる目的で、制御
装置を複数の系統で構成する、いわゆる、二重化が図ら
れる。 第１図および第２図に二重化された従来のディジタル出
力選択回路の構成例を示す。この第１図はデュアルと呼
ばれる二重化方式で、ディジタル制御装置１および２で
演算された結果をそれぞれバッファ１ １および１２に
よって情報を保持し、次段の論理債回路１３によってこ
れらの論理積を外部出力として敬出す方式である。また
、第２図はデュブレツクスと呼ばれる二重化方式で、二
重化されたディジタル制御装置１または２のいずれか一
方の出力を自動バス切替装置２１によって選択し、バッ
ファ２２で情報を保持し、この情報を外部出力として取
り出す方式である。この中、デュアル方式は主にディジ
タル制御装置の誤動作を防止するために設置され、一方
、ヂュプレックス方式は稼動率を上げることを目的とし
て設置される。 しかしながら、二重化されたディジタル制御装置の演算
結果をデュアル方式で外部へ出力したい場合、または、
デュプレックス方式で外部へ出力したい場合とがあるが
、第１図および第２図に示された出力回路１０および２
０の構成が異るために、上記２つの方式を適宜に切替え
て選択的に出力することは困難であった。本発明は上記
の点に鑑みてなされたもので、一つの回路と、この回路
内のスイッチ操作のみでデュアル方式またはデュプレッ
クス方式のどちらにも切替えが可能なディジタル出力選
択回路の提供を目的とする。以下、添付図面を参照して
本発明の実施例について説明する。 第３図は本発明によるディジタル出力選択回路の構成を
示すブロック図で、１，２はディジタル制御装置で、演
算結果としての情報ＳＩおよびＳ２をそれぞれ出力する
以外に、これらの装置が正常動作中は論理レベル〔１〕
（以下、論理を省略する）、反対に故障の場合にはしベ
ル

〔０〕となる信号ＳＩ′およびＳ２′を出力するよう
に講じてある。 次にディジタル出力選択回路３０を構成する３１および
３２はバッファで、前記演算結果情報をラッチすると共
にディセィブル機能およびクリア機能を有し、それぞれ
の制御端子を具えたもの、３３はアンドゲート回路（以
下、アンド回路と託す）で、バッファ３１および３２の
論理積出力を得るもの、３４は／アゲート回路（以下、
／ア回路と託す）で、ディジタル制御回路１および２が
同時に故障した場合にレベル〔１〕を出力し、バッファ
３１および３２をクリアするもの、３５および３６はし
ベル〔１〕または

〔０〕の信号をバッファ３１および３
２のデイセイブル端子に加えるための選択スイッチであ
る。また、３７および３８はプルアップ抵抗で、前記バ
ッファにディセィプル信号が加えられた場合に、このバ
ッファ出力端子に繋がるラインをレベル〔１〕に保持、
すなわち、このバッファに対応するァンド回路３３の入
力レベルを〔１〕にするものである。上記の如く構成さ
れた本発明によるディジタル出力選択回路の作用を以下
に説明する。先ず、ディジタル制御装置１および２の一
方または両方が正常に動作している場合には信号ＳＩ′
およびＳ２′は同時にレベル

〔０〕とはならず、ノア回
路３４の出力レベルも

〔０〕で、バッファ３１および３
２はクリアされることはない。 したがって、、これらのバッファのデイセイブル端子に
加えられる信号Ｓ３５およびＳ３６がレベル〔１〕にな
らない限り、ディジタル制御装置１および２の演算結果
情報がこれらのバッファによって中継されアンド回路３
３に加えられる。よって、この出力選択回路３０はデュ
アル方式で作動する。次に、選択スイッチ３５または３
６のいずれか一方、例えば３５を、レベル〔１〕側に接
続すれば、バッファ３１のディセィプル機能によって出
力回路が高インピーダンスとなり、ここに保持された演
算結果情報をアンド回路３３に加えることはできないが
、プルアップ抵抗３７によって、この伝送ラインはしベ
ル〔１〕に保たれ、他方のバッファ３２に保持された演
算結果情報を外部出力として発生させることができる。 したがって、選択スイッチ３５または３６のいずれか一
方をしべル〔１〕側に切替えることによって出力選択回
路３０をデュプレックス方式で作動させることができる
。よって第３図に示された出力選択回路３川ま、この回
路内のスイッチ操作のみでデュアル方式またはデュプレ
ツクス方式への切替が自在に行なわれる。 第４図は本発明による出力選択回路の他の実施例の構成
を示すブロック図で、図中、４１，４２はバッファ、４
３はアンド回路、４４，４５はインバータ、４６は切替
スイッチ、４７はノア回路、４８，４９はプルアツプ抵
抗をそれぞれ示す。 第４図において、ディジタル制御装置１および２が正常
動作中は、信号Ｓ１′およびＳ２′のレベルは〔１〕で
ある。 ここで、切替スイッチ４６をｂ側に接続すれば、ィンバ
ータ４４および４５の出力は

〔０〕となり、バッファ４
１および４２は情報の入力を許可する状態にある。よっ
て、ディジタル制御装置１および２の演算結果情報両バ
ッファに取込まれ、そのままアンド回路に与えられる。
すなわち、切替スイッチ４６がｂ側に接続された場合に
は出力選択回路４０はデュアル方式で作動する。次に、
切替スイッチ４６をａ側にセットすれば、バッファ４２
のディセィブル端子に信号ＳＩ′が直接加えられる。こ
のことは、レベル〔１〕の信号が加えられるのでバッフ
ァ４２はディセィプル状態となり、アンド回路４３に対
してはバッファ４１で保持した情報のみが伝送される。
このアンド回路４３の他方の端子はプルアツプ抵抗４９
によってレベル〔１〕となることは前述の通りである。
よって、ディジタル制御装置１の演算結果情報が外部出
力として得られるので、出力選択回路４川まデュプレッ
クス方式で作動する。この第４図に示された出力選択回
路の特徴は、デュプレックス方式で演算結果情報を発生
しているディジタル制御装置１が故障した場合に、ディ
ジタル制御装置２の演算結果が、その瞬間に切替わって
出力されることにある。 すなわち、ディジタル制御装置１が故障した場合には信
号ＳＩ′が〔１〕から

〔０〕に変わるので、インバータ
４４を介してバッファ４１に加わる信号は

〔０〕から〔
１〕に変わり、バッファ４１はディセィブル状態となっ
て、ディジタル制御装置１の演算結果をアンド回路４３
に送出することができなくなる。 しかしながら、切替スイッチ４６がａ側に接続されてい
るために、信号ＳＩ′が直接バッファ４２に加えられ、
このバッファ４２を情報入力許可状態とする。よって、
ディジタル制御装置２の演算結果がアンド回路４３に与
えられ、この演算結果が外部出力となる。このようにし
て、ディジタル制御装置１が故障した場合には、これに
替つて、ディジタル制御装置２の演算結果が外部へ出力
される。 よって、一方のディジタル制御装置の故障によって演算
情報が中断することはない。また、ディジタル制御装置
１および２が同時に故障した場合には前述と同機にノア
回路４７の出力によって両バッファはクリヤされるので
、誤情報を外部出力とする事態を未然に妨ぐことができ
る。 以上の説明により明らかな如く、本発明のディジタル出
力選択回路によれば、簡易な操作によって二重化された
ディジタル制御装置の演算結果をデュアル方式またはデ
ュプレックス方式のいずれにも選択が可能となり、機器
全体の信頼性を一層向上させると共に標準化を容易にし
、コストも低下させることができる。

【図面の簡単な説明】

第１図および第２図は従釆のディジタル出力選択回路の
構成を示すブロック図、第３図は本発明によるディジタ
ル出力選択回路の一実施例の構成を示すブロック図、第
４図は他の実施例の構成を示すブロック図である。 １，２・・・・・・ディジタル制御装置、１０，２０，
３０，４０・・・・・・ディジタル出力選択回路、１１
，１２，２２，３１，３２，４１，４２……バツフア、
１３，３３，４３・・・…アンド回路、２１・・・・・
・自動バス切替装置、５，３６・・・・・・選択スイッ
チ、３７，３８，４８，４９・・・・・・ブルアップ抵
抗、３４，４７…・・・ノア回路、４４，４５・・・・
・・インバータ、４６・・・・・・切替スイッチ。 第１図 髪２図 髪３図 多４図

Claims (1)

【特許請求の範囲】
1. １ 二重化されたデイジタル制御装置の演算結果を選択
   的に出力するデイジタル出力選択回路において、前記デ
   イジタル制御装置のそれぞれの演算結果をラツチすると
   ともにデイセイブル機能を有するバツフアと、これらの
   バツフアの少なくとも一方にデイセイブル信号を与え得
   る選択スイツチと、デイセイブル信号が与えられる前記
   バツフアの出力端子に繋がるラインを所定の論理レベル
   に維持する抵抗と、前記バツフアの論理積出力を得るゲ
   ート回路とを具備し、前記選択スイツチを操作すること
   によつて、前記デイジタル制御装置の演算結果の論理積
   出力、または、この演算結果の中のいずれか一方に従つ
   た出力を選択的に発生するように構成したデイジタル出
   力選択回路。