JPS63250149A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63250149A JPS63250149A JP62085306A JP8530687A JPS63250149A JP S63250149 A JPS63250149 A JP S63250149A JP 62085306 A JP62085306 A JP 62085306A JP 8530687 A JP8530687 A JP 8530687A JP S63250149 A JPS63250149 A JP S63250149A
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- Japan
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- circuit
- bits
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000000872 buffer Substances 0.000 claims description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の入力回路部に関するものであ
る。
る。
第４図は例えば、入出力共通端子方式の４ビットデ一タ
並列入出力方式の回路構成と、入出力分ｍｆｆｆｔ子方
式の１ビットデ一タ入出力方式の回路構成とを備え、マ
スタスライス工程でいずれかの回路構成が選択して形成
される従来の半導体装置のデータ入力回路部を示すブロ
ック図である。図において、２は入力端子より入力され
たデータを内部信号に変換するデータインバッファ、３
は入力されたデータをラッチする入力データラッチであ
る。
並列入出力方式の回路構成と、入出力分ｍｆｆｆｔ子方
式の１ビットデ一タ入出力方式の回路構成とを備え、マ
スタスライス工程でいずれかの回路構成が選択して形成
される従来の半導体装置のデータ入力回路部を示すブロ
ック図である。図において、２は入力端子より入力され
たデータを内部信号に変換するデータインバッファ、３
は入力されたデータをラッチする入力データラッチであ
る。
次に動作について説明する。
１ビットデータ入出力分離端子方式を選択した場合、デ
ータは端子Ｄ１より入力され、他の端子ＤＱ、〜ＤＱ４
とは共用していないデータインバッファ２及び入力デー
タラッチ３を伝って、内部にデータＤ ｉ ｎ及び／Ｄ
１．、を伝達する。このとき、この２つのデータ信号の
みが有効となり、他の４つの端子ＤＱ、〜ＤＱ、のデー
タは非選択となる。
ータは端子Ｄ１より入力され、他の端子ＤＱ、〜ＤＱ４
とは共用していないデータインバッファ２及び入力デー
タラッチ３を伝って、内部にデータＤ ｉ ｎ及び／Ｄ
１．、を伝達する。このとき、この２つのデータ信号の
みが有効となり、他の４つの端子ＤＱ、〜ＤＱ、のデー
タは非選択となる。
逆に、４ビットデ一タ並列入出力共通端子方式を選択し
た場合、端子Ｄ ｉ ａの信号は非選択となり、端子Ｄ
Ｑ、−ＤＱ、のデータ入力がそれぞれ別々のデータイン
バッファ２及び入力データラッチ３を伝って内部へ伝わ
る。
た場合、端子Ｄ ｉ ａの信号は非選択となり、端子Ｄ
Ｑ、−ＤＱ、のデータ入力がそれぞれ別々のデータイン
バッファ２及び入力データラッチ３を伝って内部へ伝わ
る。
従来の半導体装置、即ち複数ビットデータ並列入出力方
式の回路構成と、これより小さい複数ｅントあるい１よ
ｌビットのデータ入出力方式の回路構成とを備え、マス
タスライス工程でいずれかの回路構成が選択して形成さ
れる半導体装置は、以上のように構成されており、各入
力方式で別々のデータ入力回路、ここではデータインバ
ッファ及び入力データラッチを設けているので、装置の
面積が大きくなるという問題点があった。
式の回路構成と、これより小さい複数ｅントあるい１よ
ｌビットのデータ入出力方式の回路構成とを備え、マス
タスライス工程でいずれかの回路構成が選択して形成さ
れる半導体装置は、以上のように構成されており、各入
力方式で別々のデータ入力回路、ここではデータインバ
ッファ及び入力データラッチを設けているので、装置の
面積が大きくなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、複数ビットデータ並列入出力方式の回路構成
と、これより小さい複数ビットあるいは１ビットのデー
タ入出力方式の回路構成とを備え、マスタスライス工程
でいずれかの回路構成が選択して形成される半導体装置
おいて、装置の面積を小さくすることができる半導体装
置を得ることを目的とする。
たもので、複数ビットデータ並列入出力方式の回路構成
と、これより小さい複数ビットあるいは１ビットのデー
タ入出力方式の回路構成とを備え、マスタスライス工程
でいずれかの回路構成が選択して形成される半導体装置
おいて、装置の面積を小さくすることができる半導体装
置を得ることを目的とする。
この発明に係る半導体装置は、複数ビットデータ並列入
出力方式の回路構成と、これより小さい複数ビットある
いは１ビットのデータ入出力方式の回路構成とを備え、
マスタスライス工程でいずれかの回路構成が選択して形
成される半導体装置において、前者の回路構成で使用す
る前者用のデータ入力回路の一部と後者の回路構成で使
用する後者用のデータ入力回路の全部又は一部とを共用
して構成したものである。
出力方式の回路構成と、これより小さい複数ビットある
いは１ビットのデータ入出力方式の回路構成とを備え、
マスタスライス工程でいずれかの回路構成が選択して形
成される半導体装置において、前者の回路構成で使用す
る前者用のデータ入力回路の一部と後者の回路構成で使
用する後者用のデータ入力回路の全部又は一部とを共用
して構成したものである。
この発明においては、複数ビットデータ並列入出力方式
を選択した場合に使用するデータ入力回路の一部と、そ
れより小さい複数ビットあるいは１ビットのデータ入出
力方式を選択した場合に使用するデータ入力回路の全部
又は一部とを共用して構成したので、装置面積を小さく
することができる。
を選択した場合に使用するデータ入力回路の一部と、そ
れより小さい複数ビットあるいは１ビットのデータ入出
力方式を選択した場合に使用するデータ入力回路の全部
又は一部とを共用して構成したので、装置面積を小さく
することができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の第１実施例による半導体装置、即ち
４ビットデ一タ並列入出力共通端子方式の回路構成と、
１ビットデータ入出力分離端子方式の回路構成とを備え
、マスタスライス工程にていずれかを選択して形成され
る半導体装置のデータ入力回路部を示すブロック図であ
る。図において、１はアルミマスタスライス工程で回路
構成の選択を決める入出力選択スイッチ、２は入力端子
より入力されたデータを内部信号に変換するデータイン
バッファ、３は入力されたデータをラッチする入力デー
クラッチである。本実施例は製造段階のアルミマスタス
ライス工程で入出力選択スイッチ１を決定することによ
り、いずれかの回路構成を選択することができるもので
あり、端子Ｄユ、とＤＱ２を共通端子として設け、この
端子は、４ビットデ一タ並列入出力共通端子方弐の場合
は端子Ｅｘｔ、 Ｄ Ｑ！ 、１ビットデータ入出力分
離端子方式の場合は端子Ｅｘｔ、Ｄ１ｎとなるように構
成している。
４ビットデ一タ並列入出力共通端子方式の回路構成と、
１ビットデータ入出力分離端子方式の回路構成とを備え
、マスタスライス工程にていずれかを選択して形成され
る半導体装置のデータ入力回路部を示すブロック図であ
る。図において、１はアルミマスタスライス工程で回路
構成の選択を決める入出力選択スイッチ、２は入力端子
より入力されたデータを内部信号に変換するデータイン
バッファ、３は入力されたデータをラッチする入力デー
クラッチである。本実施例は製造段階のアルミマスタス
ライス工程で入出力選択スイッチ１を決定することによ
り、いずれかの回路構成を選択することができるもので
あり、端子Ｄユ、とＤＱ２を共通端子として設け、この
端子は、４ビットデ一タ並列入出力共通端子方弐の場合
は端子Ｅｘｔ、 Ｄ Ｑ！ 、１ビットデータ入出力分
離端子方式の場合は端子Ｅｘｔ、Ｄ１ｎとなるように構
成している。
次に動作について説明する。
入出力選択スイッチｌを図のように接続すると、１ビッ
トデータ入出力分離端子方式が選択され、端子Ｅｘｔ、
Ｄｔａの信号は４つのデータインバッファ２に入力され
る。逆に、入出力選択スイッチ１を図と逆に接続すると
、４ビットデ一タ並列入出力共通端子方式が選択され、
４つのデータ信号（端子Ｅｘｔ、 Ｄ ＱＩ−Ｄ Ｑａ
の信号）はそれぞれ別々のデータインバッファ２及び入
力データラッチ３に接続される。
トデータ入出力分離端子方式が選択され、端子Ｅｘｔ、
Ｄｔａの信号は４つのデータインバッファ２に入力され
る。逆に、入出力選択スイッチ１を図と逆に接続すると
、４ビットデ一タ並列入出力共通端子方式が選択され、
４つのデータ信号（端子Ｅｘｔ、 Ｄ ＱＩ−Ｄ Ｑａ
の信号）はそれぞれ別々のデータインバッファ２及び入
力データラッチ３に接続される。
このように本実施例では、１ビットデータ人出力分離端
子方弐を選択した場合に使用するデータインバッファ２
及び入力データラッチ３を、４ビットデ一タ並列入出力
共通端子方式を選択した場合に使用するデータインバッ
ファ２及び入力データラッチ３の全てを用いて構成して
いるので、装置面積を小さくすることができる。
子方弐を選択した場合に使用するデータインバッファ２
及び入力データラッチ３を、４ビットデ一タ並列入出力
共通端子方式を選択した場合に使用するデータインバッ
ファ２及び入力データラッチ３の全てを用いて構成して
いるので、装置面積を小さくすることができる。
なお、上記実施例では、全てのデータインバッファ２及
び入力データラッチ３を共用しているが、少なくとも１
組のデータインバッファ２及び入力データラッチ３を共
用する構造であってもよい。
び入力データラッチ３を共用しているが、少なくとも１
組のデータインバッファ２及び入力データラッチ３を共
用する構造であってもよい。
第２図は上記第１実施例と同じ２つの入出力方式の回路
構成を備えた、この発明の第２実施例による半導体装置
のデータ入力回路部を示すブロック図である。本実施例
は、データインバッファ２及び入力データラッチ３の全
てを両方式の回路構成で共用する構造とした上記第１実
施例と異なり、４つあるデータインバッファ２の１つの
みと、４つある入力データラッチ３の全てとを共用した
構造のものである。これによっても装置面積を小さくす
ることができる。なお、共用する入力データラッチ３は
全てでなくてもよく、少なくとも一つであればよい。
構成を備えた、この発明の第２実施例による半導体装置
のデータ入力回路部を示すブロック図である。本実施例
は、データインバッファ２及び入力データラッチ３の全
てを両方式の回路構成で共用する構造とした上記第１実
施例と異なり、４つあるデータインバッファ２の１つの
みと、４つある入力データラッチ３の全てとを共用した
構造のものである。これによっても装置面積を小さくす
ることができる。なお、共用する入力データラッチ３は
全てでなくてもよく、少なくとも一つであればよい。
第３図は上記第１．第２実施例と同じ２つの入出力寺審
方式の回路構成を備えた、この発明の第３実施例による
半導体装置のデータ入力回路部を示すブロック図である
。本実施例は、４つの入力データラッチ３のみを共用し
た構造のものであり、これによっても装置面積を小さく
することができる。なお、共用する入力データラッチ３
は全てでなくてもよく、少なくとも一つであればよい。
方式の回路構成を備えた、この発明の第３実施例による
半導体装置のデータ入力回路部を示すブロック図である
。本実施例は、４つの入力データラッチ３のみを共用し
た構造のものであり、これによっても装置面積を小さく
することができる。なお、共用する入力データラッチ３
は全てでなくてもよく、少なくとも一つであればよい。
以上のように、この発明の半導体装置によれば、複数ビ
ットデータ並列入出力方式の回路構成と、これより小さ
い複数ビットあるいは１ビットのデータ入出力方式の回
路構成とを備え、マスタスライス工程でいずれかの回路
構成が選択して形成される半導体装置において、前者の
回路構成で使用する前者用のデータ入力回路の一部と後
者の回路構成で使用する後者用のデータ入力回路の全部
又は一部とを共用して構成したので、装置の面積を小さ
くすることができ、装置を安価に製造することができる
効果がある。
ットデータ並列入出力方式の回路構成と、これより小さ
い複数ビットあるいは１ビットのデータ入出力方式の回
路構成とを備え、マスタスライス工程でいずれかの回路
構成が選択して形成される半導体装置において、前者の
回路構成で使用する前者用のデータ入力回路の一部と後
者の回路構成で使用する後者用のデータ入力回路の全部
又は一部とを共用して構成したので、装置の面積を小さ
くすることができ、装置を安価に製造することができる
効果がある。
第１図、第２図及び第３図はそれぞれこの発明の第１．
第２及び第３実施例による半導体装置のデータ入力回路
部を示すブロック図、第４図は従来の半導体装置のデー
タ入力回路部を示すブロック図である。 図において、１は入出力選択スイッチ、２はデータイン
バッファ、３は入力データラッチである。 なお図中同一符号は同−又は相当部分を示す。
第２及び第３実施例による半導体装置のデータ入力回路
部を示すブロック図、第４図は従来の半導体装置のデー
タ入力回路部を示すブロック図である。 図において、１は入出力選択スイッチ、２はデータイン
バッファ、３は入力データラッチである。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）複数ビットデータ並列入出力方式の回路構成と、
これより小さい複数ビットあるいは１ビットのデータ入
出力方式の回路構成とを備え、両回路構成のいずれかが
マスタスライス工程にて選択して形成される半導体装置
であって、 前者の回路構成で使用する前者用のデータ入力回路の一
部と後者の回路構成で使用する後者用のデータ入力回路
の全部又は一部とを共用して構成したことを特徴とする
半導体装置。 - （２）上記前者用、後者用のデータ入力回路は、それぞ
れビット数分の入力端子と、少なくともビット数分の、
入力データを内部信号に変換するデータインバッファ及
び入力データをラッチする入力データラッチを備えてな
り、 上記前者用の入力端子は上記後者用のデータ入力回路の
ビット数分を、上記前者用のデータインバッファ及び入
力データラッチは少なくとも上記後者用のデータ入力回
路のビット数分を、それぞれ上記後者用のデータ入力回
路と共用していることを特徴とする特許請求の範囲第１
項記載の半導体装置。 - （３）上記前者用、後者用のデータ入力回路は、それぞ
れビット数分の入力端子と、少なくともビット数分の、
入力データを内部信号に変換するデータインバッファ及
び入力データをラッチする入力データラッチを備えてな
り、 上記前者用の入力端子及びデータインバッファは上記後
者用のデータ入力回路のビット数分を、上記前者用の入
力データラッチは少なくとも上記後者用のデータ入力回
路のビット数分を、上記後者用のデータ入力回路と共用
していることを特徴とする特許請求の範囲第１項記載の
半導体装置。 - （４）上記前者用、後者用のデータ入力回路は、それぞ
れビット数分の入力端子と、少なくともビット数分の、
入力データを内部信号に変換するデータインバッファ及
び入力データをラッチする入力データラッチを備えてな
り、 上記前者用の入力データラッチは少なくとも上記後者用
のデータ入力回路のビット数分を、上記後者用のデータ
入力回路と共用していることを特徴とする特許請求の範
囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085306A JPS63250149A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085306A JPS63250149A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63250149A true JPS63250149A (ja) | 1988-10-18 |
Family
ID=13854912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085306A Pending JPS63250149A (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63250149A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473598A (en) * | 1987-09-16 | 1989-03-17 | Hitachi Ltd | Semiconductor memory device |
| JPH09153278A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
-
1987
- 1987-04-07 JP JP62085306A patent/JPS63250149A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473598A (en) * | 1987-09-16 | 1989-03-17 | Hitachi Ltd | Semiconductor memory device |
| JPH09153278A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体メモリ |
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