JPS6133536A - ハードウェア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、ゲートアレイを用いてハードウェアを構成す
る際の論理分割方式に関する。

［発明の技術的背景］ 各種論理回路及びメモリ等のハードウェアをゲートアレ
イ化（ゲートアレイを用いて前記回路及びメモリ等を構
成すること）することによって、前記回路およびメモリ
等をカスタムＬＳＩによって構成する場合に比べて、製
造工程の簡単化及び製造コ、ストの低減化を行なうこと
ができる。

第４図はゲートアレイ化しようとするハードウェアを示
したブロック図である。符号３．４．５はゲートアレイ
化の対象となるハードウェアで、例えば符号３はメモリ
、符号４は第１の制御回路符号５は第２の制御回路を示
しているものとする符号１，２，６．７はレジスゲ等の
論理回路である。

ところで、上記ハードウェア３．４．５をゲートアレイ
化する場合、基本ゲート素子数の物理的制約により、１
つのゲートアレイでは上記全てのハードウェアを収納す
ることができず、第５図。

第６図のように少なくとも２種類のゲートアレイを作成
しハードウェアを構成しなければならない場合が生じる
。

第５図ではハードウェア３．４を１つのゲートアレイに
、バードウ］−ア５を別のゲートアレイを用いて構成し
ている。

第６図では、ハードウェア（論理ブロック）３をヒツト
スライス化して２個のゲートアレイに分割して構成され
ている。

「背景技術の問題点コ 上記第５１Ｍ６図に示した従来のゲートアレイ化の為の
論理分割方式では、２種類２個のゲートアレイを用いて
ハードウェア３，４．５を構成している。例えば第５図
では、ハードウェア３，４を構成するゲートアレイと、
ハードウェア５を構成するゲートアレイの２種類を用い
ている。しかし、一般に、用いるゲートアレイの種類は
少ない方が設計、開発で容易で且つその期間を短縮化す
ることができ、またゲートアレイの量産化を行なうこと
ができるため、製造コストを低減させることができる。

しかるに、第５図、第６図の従来例では２種類のゲート
アレイを用いているため設計開発期間が長期化すると共
に製造コストが高くなるという欠点があった。

［発明の目的］ 本発明の目的は、上記の欠点に鑑み、用いるゲートアレ
イの種類を少なくすることができる論理分割方式を提供
することにある。

［発明の概要］ 本発明はビットスライス化し得る第１の回路及び独立し
た機能の少なくとも２個の第２論理回路によって構成さ
れる論理回路において、前記ビットスライス化し得る第
１の論理回路を２個のゲートアレイに２分割して構成す
ると共に、前記第２の論理回路を前記第１の論理回路の
ゲートアレイにそれぞれ設け前記Ｍ２の論理回路中の所
望の論理回路の出力をマルチプレクサによって選択して
出力することにより、前記少なくとも２個のゲートアレ
イを同一種とした論理分割方式を採用したことにより、
上記目的を達成するものである。

［発明の実施例］ 以下本発明の一実施例を従来例と同一部には同一符号を
付して図面を参照しつつ説明する。第１図は本発明の論
理分割方式を適用したハードウェアの一実施例を示すブ
ロック図である。本例ではハードウェア８，９°をゲー
トアレイ化して、それを２個使用して装置を構成してい
る。ハードウェア８は１つのハードウェア（従来例のハ
ードウェア３に相当）をビットスライス化して２個のゲ
ートアレイに分割構成したものである。ハードウェア９
は、本来独立した機能の２つのハードウェア（従来例の
ハードウェア４，５に相当）をハードウェア８に組込み
ゲートアレイ化したものである第２図は第１図に示した
ハードウェア９の詳細例を示すブロック図である。ハー
ドウェア９はそれぞれ独立した機能を有するハードウェ
ア４，５を含んでおり、ハードウェア４，５に対する入
力は共通で、それぞれの出力はマルチプレクサ１゜に入
力されている。このマルチプレクサ１ｏは信号線１１に
接続されるスイッチ１２のオンオフ信号によって、ハー
ドウェア４，５のどちらかの出力を選択してこれを出力
する。

上記実施例から明らかなように、従来２種２個のゲート
アレイが必要であったハードウェアを、本発明では１種
２個のゲートアレイにて構成することができ、用いるゲ
ートアレイの種類を減少させることができる。従って、
設計開発を容易且つ短期間とすることができると共に、
ゲートアレイを量産化してハードウェアの製造コストを
低減させることができる。

第３図は本発明の他の実施例を示したブロック図である
。本−のハードウェア９は、それぞれ独立した機能を有
し、同−論理化できない論理回路１３．１４．１５を含
み、これら回路の出力はマルチプレクサ１０によってい
ずれかが選択されて出力される。この場合のマルチプレ
クサ１０にはデコード回路が内蔵されており、この回路
によって論理回路１３，１４．１５の選択がなされる。

なお、上記実施例は２個の論理分割（１種２個のゲート
アレイを用いる）について本発明を適用した場合を述べ
たが、３個以上の論理分割（１種３個以上のゲートアレ
イを用いる）にも同様に適用して同様の効果を得ること
ができる。

［発明の効果］ 以上記述した如く本発明の論理分割方式によれば、独立
した機能を有し、同−論理化できない複数の論理回路を
１つのハードウェアとして２個以上のゲートアレイに分
割して構成することにより用いるゲートアレイの種類を
少なくシ得る効果がある。

【図面の簡単な説明】

第１図は本発明の論理分割方式を適用したゲートアレイ
化したハードウェアの一実施例を示すブロック図、第２
図は第１図に示した制御系ハードウェアの詳細例を示す
ブロック図、第３図は第１図に示した制御系のハードウ
ェアの他の詳細例を示すブロック図、第４図はゲートア
レイ化したハードウェアの従来例を示すブロック図、第
５図は第４図に示したハードウェアを論理分割した一例
を示したブロック図、第６図は第４図に示したハードウ
ェアを論理分割した他の例を示すブロック図である。 １．２，６．．７・・・レジスタ ４・・・第１の制御回路　　５−・第２の制御回路８・
・・メモリ　　９・・・第１．第２の制御回路１０・・
・マルチプレクサ　　１２・・・スイッチ代理人　弁理
士　則　近　憲　佑（ばか１名）第１図 第２図 第３図 第４図 第６図

Claims (1)

【特許請求の範囲】
1. ビツトスライス化し得る第１の回路及び独立した機能の
   少なくとも２個の第２論理回路によつて構成される論理
   回路において、前記ビツトスライス化し得る第１の論理
   回路を２個のゲートアレイに２分割して構成すると共に
   、前記第２の論理回路を前記第１の論理回路のゲートア
   レイにそれぞれ設け前記第２の論理回路中の所望の論理
   回路の出力をマルチプレクサによつて選択して出力する
   ことにより、前記少なくとも２個のゲートアレイを同一
   種としたことを特徴とする論理分割方式。