JPH0691141B2 - Ｌｓｉ動作速度制御方式 - Google Patents
Ｌｓｉ動作速度制御方式Info
- Publication number
- JPH0691141B2 JPH0691141B2 JP61281112A JP28111286A JPH0691141B2 JP H0691141 B2 JPH0691141 B2 JP H0691141B2 JP 61281112 A JP61281112 A JP 61281112A JP 28111286 A JP28111286 A JP 28111286A JP H0691141 B2 JPH0691141 B2 JP H0691141B2
- Authority
- JP
- Japan
- Prior art keywords
- speed
- lsi
- circuit
- operating speed
- speed control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はLSI動作速度制御方式に関し、特にLSIの内部素
子の動作遅延時間のばらつきに基づくLSIの動作速度を
分類選別するLSI動作速度制御方式に関する。
子の動作遅延時間のばらつきに基づくLSIの動作速度を
分類選別するLSI動作速度制御方式に関する。
従来、この種のLSIの動作速度の制御は行なわれておら
ず、内部素子の動作遅延時間のばらつきによるLSI動作
速度の差は、LSIの完成品を試験してその結果により、
高速品，中速品等の選別を行っていた。
ず、内部素子の動作遅延時間のばらつきによるLSI動作
速度の差は、LSIの完成品を試験してその結果により、
高速品，中速品等の選別を行っていた。
上述した従来のLSI動作速度の選別では、LSIの回路設計
の際には素子の動作速度のばらつき幅をすべて考慮して
設計しているため、選別によって得られる高速品の動作
速度は、素子の動作速度のばらつきをある値以上と考え
て設計した場合のものより劣っていた。また、素子の動
作速度のばらつきをある値以上と考えて設計した回路の
みを内蔵するLSIでは、素子の動作速度のばらつきがこ
のある値以下のものは不良品と判別されるので、歩留ま
りが悪くなる。即ち、従来の手法では、可能な限り高速
なLSI完成品を選別して得ることはできるが、中速また
は低速で動作するLSI完成品を、それなりに良品として
得ることが困難であるという欠点があった。
の際には素子の動作速度のばらつき幅をすべて考慮して
設計しているため、選別によって得られる高速品の動作
速度は、素子の動作速度のばらつきをある値以上と考え
て設計した場合のものより劣っていた。また、素子の動
作速度のばらつきをある値以上と考えて設計した回路の
みを内蔵するLSIでは、素子の動作速度のばらつきがこ
のある値以下のものは不良品と判別されるので、歩留ま
りが悪くなる。即ち、従来の手法では、可能な限り高速
なLSI完成品を選別して得ることはできるが、中速また
は低速で動作するLSI完成品を、それなりに良品として
得ることが困難であるという欠点があった。
〔問題点を解決するための手段〕 本発明のLSI動作速度制御方式は、ｎ個（ｎ≧１）の基
本素子を直列に接続したｎ段接続回路と、このｎ段接続
回路を通過した第１の信号と通過しない第２の信号とを
比較してLSIを動作速度帯で区分する判定信号を出力す
る速度判定回路とを備えている。
本素子を直列に接続したｎ段接続回路と、このｎ段接続
回路を通過した第１の信号と通過しない第２の信号とを
比較してLSIを動作速度帯で区分する判定信号を出力す
る速度判定回路とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
同図において、LSI1は主要機能回路11と、ｎ個の基本素
子を直列に接続したｎ段接続回路12と、ｎ段接続回路12
を通過した第１の信号と通過しない第２の信号とを比較
して前記基本素子の動作遅延時間のばらつきを判定する
速度判定回路13とを備える。
子を直列に接続したｎ段接続回路12と、ｎ段接続回路12
を通過した第１の信号と通過しない第２の信号とを比較
して前記基本素子の動作遅延時間のばらつきを判定する
速度判定回路13とを備える。
本実施例では速度判定回路13は判定の結果、高速
（Ｈ），中速（Ｍ），低速（Ｌ）の速度指定信号を主要
機能回路11に送出する。主要機能回路11は速度指定信号
H,M,Lに従い、それぞれ最適な回路を選択して動作す
る。
（Ｈ），中速（Ｍ），低速（Ｌ）の速度指定信号を主要
機能回路11に送出する。主要機能回路11は速度指定信号
H,M,Lに従い、それぞれ最適な回路を選択して動作す
る。
なお、本実施例では１つの主要機能回路11のみを示して
いるが、速度指定信号H,M,L対応に完全に分離した主要
機能回路を設け、各主要機能回路をそれぞれの動作速度
区分に従い最適の回路構成としてもよい。また速度区分
は高，中，低速の３分類に限るものではない。
いるが、速度指定信号H,M,L対応に完全に分離した主要
機能回路を設け、各主要機能回路をそれぞれの動作速度
区分に従い最適の回路構成としてもよい。また速度区分
は高，中，低速の３分類に限るものではない。
以上説明したように本発明は、LSIの内部で自分の素子
の動作遅延時間を判定し、その結果の動作速度に対応し
て最適設計された回路を選択することにより、高速で動
作するLSIを得ることができるばかりでなく、中速，低
速で動作可能なものも良品として得ることができるの
で、製品歩留まりが向上する効果がある。
の動作遅延時間を判定し、その結果の動作速度に対応し
て最適設計された回路を選択することにより、高速で動
作するLSIを得ることができるばかりでなく、中速，低
速で動作可能なものも良品として得ることができるの
で、製品歩留まりが向上する効果がある。
第１図は本発明の一実施例を示すブロック図である。 １……LSI、11……主要機能回路、12……ｎ段接続回
路、13……速度判定回路。
路、13……速度判定回路。
Claims (1)
- 【請求項１】ｎ個（ｎ≧１）の基本素子を直列に接続し
たｎ段接続回路と、このｎ段接続回路を通過した第１の
信号と通過しない第２の信号とを比較してLSIを動作速
度帯で区分する判定信号を出力する速度判定回路とを備
えることを特徴とするLSI動作速度制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281112A JPH0691141B2 (ja) | 1986-11-25 | 1986-11-25 | Ｌｓｉ動作速度制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281112A JPH0691141B2 (ja) | 1986-11-25 | 1986-11-25 | Ｌｓｉ動作速度制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133543A JPS63133543A (ja) | 1988-06-06 |
| JPH0691141B2 true JPH0691141B2 (ja) | 1994-11-14 |
Family
ID=17634518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281112A Expired - Lifetime JPH0691141B2 (ja) | 1986-11-25 | 1986-11-25 | Ｌｓｉ動作速度制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691141B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058950U (ja) * | 1991-07-16 | 1993-02-05 | 日本電気株式会社 | 半導体集積回路 |
| US7915910B2 (en) * | 2009-01-28 | 2011-03-29 | Apple Inc. | Dynamic voltage and frequency management |
-
1986
- 1986-11-25 JP JP61281112A patent/JPH0691141B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63133543A (ja) | 1988-06-06 |
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