JP2613913B2

JP2613913B2 - 半導体集積回路

Info

Publication number: JP2613913B2
Application number: JP11622288A
Authority: JP
Inventors: 義則井上
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1988-05-13
Filing date: 1988-05-13
Publication date: 1997-05-28
Anticipated expiration: 2012-05-28
Also published as: JPH01286462A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路に関し、特に、データバスを
内蔵した半導体集積回路に関する。

〔従来の技術〕

従来、半導体集積回路は、一つ一つ素子を接続して一
つの機能をもつ回路を構成していた。しかし、近年集積
密度の増大などによって多くの機能をもつ回路が実現し
ている。このような回路では、全体の制御を行う部分、
外部との入出力をあつかう部分、データを記憶する部分
など機能ごどに回路を分割し、設計してゆく方法がとら
れる。これらの分割した回路間のデータのやりとりをす
るための信号線がデータバスである。

第３図は、データバスを内蔵した半導体集積回路をあ
らわす図である。以下、第３図を用いて動作の説明をす
る。データ・バス32にはデータ用スイッチ素子35,38及
び41がそれぞれ共通に接続される。データ用スイッチ素
子35は、開閉信号線33の値が“0"レベルのときはデータ
信号線34とデータ・バス32を開放状態、開閉信号線33の
値が“1"レベルのときはデータ信号線34とデータ・バス
32を導通状態とし、データ信号線34の値をデータ・バス
32に出力する。データ用スイッチ素子38,41も同様に、
開閉信号線36,39の値が“0"レベルのときはデータ信号
線37,40とデータ・バス32を開放状態とし、開閉信号36,
39の値が“1"レベルのときはデータ信号線37,40とデー
タバス32を導通状態とする。

〔発明が解決しようとする課題〕

半導体集積回路では、製造時に例えばごみが付着する
ことによって信号線が他の信号線と短絡するなどして動
作不良の製品ができることがある。これらの製品をテス
トによって検出し、動作が正常なものと不良なものとの
選別を行っている。

いま、第３図の回路において開閉信号線33が高電位の
電源と短絡し、“1"レベルに固定された不良を考える。
テスト時に開閉信号線33を“1"レベルにして動作させて
いる時は、データ・バス32の値は開閉信号線33が不良で
あってもなくてもデータ信号線34の値となり、この不良
は検出できない。次に、開閉信号線36の値を“1"レベル
にして動作している時を考える。開閉信号線33が不良で
ない製品の場合はデータ・バス32には、データ信号線37
の値が出力されている。一方、開閉信号線33が不良であ
る場合には、データ・バス32にはデータ信号線37の値と
データ信号線34の値がどちらも出力される。この時、デ
ータ信号線37とデータ信号線34の値が同じ（例えばどち
らも“1"レベル）であると、データ・バス32の値は開閉
信号線33が不良であっても、なくても同じ値となり、製
品を不良として検出できない。この製品を不良として検
出するためにはデータ信号を違う値、例えばデータ信号
線37の値が“1"レベルであればデータ信号線34の値を
“0"レベルにする。こうするとデータ・バス32の値は、
データ信号線37で“1"レベルにする抵抗値とデータ信号
線34で“0"レベルにする抵抗値との比によって決まる
“1"と“0"の中間レベルの値となる。この値が回路の出
力として正常な製品と不良の製品とで異なった値として
検出される必要がある。

また、この例では開閉信号線33が“1"に固定された不
良を仮定したが、実際は不良となる箇所がどこになるか
仮定できないので、データ・バスに接続された回路の不
良を検出するためには、膨大な組合せの内部状態をつく
る必要がある。このため、内部状態設定もれによる不良
製品の検出もれがあったり、内部状態の組合せが多いの
でテスト時間がかかるなどの欠点があった。

〔課題を解決するための手段〕

本発明の半導体集積回路は、テスト時に制御回路を順
次選択するタイミング信号を発生するテスト用タイミン
グ信号発生回路と、データ用スイッチ素子の開閉を制御
する開閉信号線とデータバスとの間に設けたテスト用ス
イッチ素子と、テスト時にデータ用スイッチ素子を開放
しタイミング信号によりテスト用スイッチ素子を順次導
通状態にする制御回路を有している。

〔実施例〕次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例をあらわすブロック図であ
る。第２図は第１図中の制御回路７を示す回路図であ
る。制御回路15,23も同様の回路構成を有する。データ
バス１は半導体集積回路内部のデータバス、テスト信号
線２はテスト状態であるかないかをあらわす信号線、開
閉信号線3,11,19はテスト状態でないとき、データ用ス
イッチ素子10,18,26を導通するか、開放にするかを制御
する信号線、制御回路7,15,23は、テスト状態でない時
テスト用スイッチ素子5,13,21を開放する信号をテスト
用制御信号線6,14,22に出力して、開閉信号線3,11,19の
値をデータ用制御信号線8,16,24に出力し、テスト状態
ではデータ用スイッチ素子10,18,26を開放する信号をデ
ータ用制御信号線8,16,24に出力し、テスト用タイミン
グ信号発生回路27が発生したタイミング信号4,12,20に
よってテスト用スイッチ素子5,13,21を順次導通状態に
するテスト用制御信号6,14,22を出力する回路である。

以下、動作について順を追って説明する。まず、テス
ト状態でないとき、テスト信号線２の値は例えば“0"レ
ベルになる。テスト信号線２の値が“0"レベルになる
と、制御回路７はテスト用制御信号線６に“0"レベルを
出力する。テスト用制御信号線６の値が“0"レベルにな
ることによってテスト用スイッチ素子５は開放状態とな
る。また、データ用制御信号線８には開閉信号線３の値
をそのまま出力する。これにより、データ用スイッチ素
子10は開閉信号３の値によって導通か開放かを制御され
る。制御回路15は同様にテスト用制御信号線14に“0"レ
ベルを出力し、データ用制御信号線16には、開閉信号線
11の値を出力する。制御回路23も同様にテスト用制御信
号22に“0"レベルを出力し、データ用制御信号線24に開
閉信号線19の値を出力する。よって、テスト用スイッチ
素子13,21は開放状態となり、データ用スイッチ素子18
は開閉信号線11の値、データ用スイッチ素子26は開閉信
号線19の値によって制御される。

また、テスト状態のときは、テスト信号線２の値は
“1"レベルになる。テスト信号線２の値が“1"レベルに
なると、制御回路７はデータ用制御線８の値を“0"レベ
ルにする。このことによって、データ用スイッチ素子10
は開放状態となる。同様にテスト信号線２の値が“1"レ
ベルになることにより、制御回路15はデータ用制御線16
の値を“0"レベルにし、データ用スイッチ素子18を開放
状態とする。制御回路23もデータ用制御線24の値を“0"
レベルにし、データ用スイッチ素子26を開放状態にす
る。一方、テスト用タイミング信号発生回路27はタイミ
ング信号線４に“1"レベル、タイミング信号線12とタイ
ミング信号線20に“0"レベルを出力する。タイミング信
号線４の値が“1"レベルでテスト信号線２の値が“1"レ
ベルになると、制御回路７はテスト用制御信号線６に
“1"レベルを出力する。これにより、テスト用スイッチ
素子５は導通状態となり、開閉信号線３の値をデータバ
ス１に出力する。また、タイミング信号線12の値が“0"
レベルになると制御回路15はテスト用制御信号線14に
“0"レベルを出力し、テスト用スイッチ素子13を開放状
態にする。さらにタイミング信号線20の値が“0"レベル
になると制御回路23はテスト用制御信号線22に“0"レベ
ルを出力し、テスト用スイッチ素子21を開放状態にす
る。よってデータバス１には開閉信号線３の値のみが出
力され、データバス１の値をテストすることで開閉信号
線３の値が正しいことがテストできる。

次に、テスト用タイミング信号発生回路27はタイミン
グ信号線４に“0"レベル、タイミング信号線12に“1"レ
ベル、タイミング信号線20には“0"レベルを出力する。
タイミング信号線４に“0"レベルが出力されることによ
り制御回路７はテスト用制御信号線６に“0"レベルを出
力し、テスト用スイッチ素子５は開放状態となる。同様
に、タイミング信号線20に“0"レベルが出力されること
により、制御回路23はテスト用制御信号線22に“0"レベ
ルを出力し、テスト用スイッチ素子21は開放状態とな
る。一方、タイミング信号線12に“1"レベルが出力され
ることにより制御回路15はテスト用制御信号線14に“1"
レベルを出力し、テスト用スイッチ素子13は導通状態と
なり、開閉信号線11の値はデータバス１に出力される。

次に、テスト用タイミング信号発生回路27はタイミン
グ信号線４、タイミング信号線12に“0"レベル、タイミ
ング信号線20に“1"レベルを出力する。タイミング信号
線４に“0"レベルが出力されることにより制御回路７は
テスト用制御信号線６に“0"レベルを出力し、テスト用
スイッチ素子５は開放状態となる。同様に、タイミング
信号12に“0"レベルが出力されることにより制御回路15
はテスト用制御信号線14に“0"レベルを出力し、テスト
用スイッチ素子13は開放状態となる。一方、タイミング
信号線20に“1"レベルが出力されることにより制御回路
23はテスト用制御信号線22に“1"レベルを出力し、テス
ト用スイッチ素子21は導通状態となり、開閉信号線19の
値はデータバス１に出力される。

一般的に、半導体集積回路にはデータバスの値をテス
トできる回路を備えているので、これを用いて開閉信号
線の値をテストすることができる。

〔発明の効果〕

以上説明したように本発明は、データ用スイッチ素子
の開閉信号線とデータバスとの間にテスト用スイッチ素
子を設け、テスト時にデータ用スイッチ素子を開放し、
制御回路を順次選択するタイミング信号により選択され
た制御回路が順次テスト用スイッチ素子を導通して開閉
信号を直接データバスに出力することにより、内部状態
の組合せを多くすることなしに、不良検出のよいテスト
を行うことができる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は第
１図中の制御回路の回路図、第３図は従来例のブロック
図である。１……データ・バス、２……テスト信号線、３……開閉
信号線、４……タイミング信号線、５……テスト用スイ
ッチ素子、６……テスト用制御信号線、７……制御回
路、８……データ用制御信号線、９……データ信号線、
10……データ用スイッチ素子、11……開閉信号線、12…
…タイミング信号線、13……テスト用スイッチ素子、14
……テスト用制御信号線、15……制御回路、16……デー
タ用制御信号線、17……データ信号線、18……データ用
スイッチ素子、19……開閉信号線、20……タイミング信
号線、21……テスト用スイッチ素子、22……テスト用制
御信号線、23……制御回路、24……データ用制御信号
線、25……データ信号線、26……データ用スイッチ素
子、27……テスト用タイミング信号発生回路、32……デ
ータ・バス、33……開閉信号線、34……データ信号線、
35……データ用スイッチ素子、36……開閉信号線、37…
…データ信号線、38……データ用スイッチ素子、39……
開閉信号線、40……データ信号線、41……データ用スイ
ッチ素子。

Claims

(57)【特許請求の範囲】

【請求項１】データバスに接続された複数のデータ用ス
イッチ素子を内蔵した半導体集積回路において、前記デ
ータ用スイッチ素子の開閉を制御する信号を入力する開
閉信号線と前記データバスとの間に接続した複数のテス
ト用スイッチ素子と、テスト時に前記データ用スイッチ
素子のすべてを開放し前記テスト用スイッチ素子を一つ
ずつ順次導通状態にする制御手段とを含むことを特徴と
する半導体集積回路。